[发明专利]H.264/AVC输入码流用解码器及其控制方法

说明书

技术领域

本发明涉及的是通信调制技术领域的装置及控制方法，具体涉及一种H.264/AVC输入码流用解码器及其控制方法。

背景技术

H.264/AVC是由ITU-T和MPEG组织联合提出的新一代的数字视频编码标准。H.264/AVC标准显著提高了数据压缩效率。在相同图像质量下，H.264/AVC标准可在更低码率信道上获得更高的视频质量。但它的实时性能和高质量是以可靠的、低延迟的輸入码流和复杂计算为基础的。在对H.264/AVC解码器设计中，研究如何提高计算能力的方法多，而如何使输入码流和计算引擎速度配合的方法研究极少。其实在码流输入过程中产生的延迟，是会影响整个系统的性能。

经过对现有技术文献的检索发现，谭立地等，在《江西科学》第26卷第4期、2008年8月第608-661页发表的“一种H.264/AVC解码器关键技术的设计”中提出了一种H.264解码器系统结构图，结构图中的硬件解码部分并没有提到对输入码流的控制方法，文献中提出的对关键技术阐述，也没有涉及对输入码流的控制方法。事实上，只有当H.264/AVC输入码流和硬件速度的配合才会提高系统的整体性能。上述文献的不足之处就是并没有提出解决码流和硬件引擎的处理速度差异时应该采用的技术方法。在目前查到的有关文献中也没有提到解码器中需要对码流输入控制的方法。在现代计算机技术中，高速的CPU和存储器RAM之间是采用缓冲存储器Cache来解决速度的差异，进而提高计算机系统的整体运算性能。

发明内容

本发明针对现有技术存在的上述不足，提供一种H.264/AVC输入码流用解码器及其控制方法，针对H.264/AVC Baseline Profile硬件解码器中的输入码流，提出采用硬件桶形缓冲存储器的方法，实现输入码流和计算引擎的速度匹配，可以提高系统的性能。

本发明是通过以下技术方案实现的：

本发明涉及一种H.264/AVC输入码流用解码器，包括：地址缓冲隔离控制电路、地址生成器、时钟发生器、数据缓冲隔离控制电路以及随机存储器，其中：地址生成器的输入端与时钟发生器相连接以接收时钟信号，地址生成器的输出端分别与地址缓冲隔离控制电路以及数据缓冲隔离控制电路相连接以输出控制信号，地址生成器的地址端与地址缓冲隔离控制电路的地址端通过地址总线相连接，地址缓冲隔离控制电路的输出端与临时寄存器相连接以输出地址信息，临时寄存器与数据缓冲隔离控制电路相连接以传输码流信息，所述的随机存储器由缓冲区A和缓冲区B构成。

所述的控制信号包括：对桶形缓冲区进行读操作信号和对桶形缓冲区进行写操作信号。

所述的随机存储器为两块SRAM构成的128bit的桶形码流缓冲区，该桶形码流缓冲区是片外码流从存储器输入到片内H.264解码器之间的接口电路。

所述的地址生成器产生两个环形变化的地址数据指针PA和地址数据指针PB并分别指向对应的缓冲区A和缓冲区B中的地址，循环时钟的每一个周期内：当地址数据指针PA增加到周长一半时，地址数据指针PB归零，当地址数据指针PB增加到周长一半时，地址数据指针PA归零。

本发明涉及上述H.264/AVC输入码流用解码器的控制方法，包括以下步骤：

第一步、在地址生成器的作用下，SDRAM中的码流写入到桶形码流缓冲区；当地址范围达到桶形码流缓冲区的周长的一半时，即写满缓冲区A时启动数据缓冲隔离控制电路并从缓冲区A中读出数据，开始解码器计算；

第二步、当从缓冲区A中读出数据完毕后，启动地址生成器并将SDRAM中的码流继续写入到缓冲区B；当缓冲区B中数据写满时，启动数据缓冲隔离控制电路并继续从缓冲区B中读出数据进行解码器计算，同时将缓冲区A清零；

第三步、启动地址生成器并将SDRAM中的码流写入到缓冲区A中直至缓冲区A写满，然后启动数据缓冲隔离控制电路并继续从缓冲区A中读出数据进行解码器计算，同时将缓冲区B清零。

上述过程的地址发生器和控制电路的时序信号，可以重复进行。一直到码流数据完成。桶形的结构使得读和写的地址具有相同的长度范围，故控制电路设计时可较简单，并且读和写的操作可以分别进行，效率最大。

采用两块SRAM构成的桶形缓冲区的地址长度要比一次运算所需的数据的地址长度范围要大，这样保证了在读缓冲区数据的同时，还能同步向缓冲区写数据，而且不会发生读写数据操作的冲突。