[发明专利]堆叠式芯片封装结构及方法

说明书

技术领域

本发明涉及半导体封装技术，特别涉及一种堆叠式芯片封装结构及方法。

背景技术

现有的堆叠式芯片封装结构，是将第一芯片堆叠于基板的顶面再将第二芯片堆叠于第一芯片的顶面。然而，这种封装结构体积较大，不能满足电子产品小型化的发展趋势，且成本较高。

发明内容

有鉴于此，需提供一种能减少体积的堆叠式芯片封装结构。

还需提供一种能减少体积的堆叠式芯片封装方法。

一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体。所述基板包括多个引脚、收容部和凹陷部，所述凹陷部位于所述基板的中间区域并被所述引脚环绕。所述收容部位于所述凹陷部的下方并与所述凹陷部连通。所述第一芯片固定于所述引脚并隐藏于所述凹陷部中。所述第二芯片固定于所述第一芯片并收容于所述收容部中。所述封胶体将所述基板、所述第一芯片及所述第二芯片封装于其内，并填充所述凹陷部和所述收容部。

一种堆叠式芯片封装方法，包括：提供基板，所述基板包括多个引脚、收容部和凹陷部；将第一芯片固定于所述引脚并隐藏于所述凹陷部中；翻转所述基板，将所述第二芯片固定于所述第一芯片并收容于收容部中；在所述基板的底面粘贴胶膜；及将所述第一芯片、第二芯片和所述基板封装于封胶体内并去除胶膜，以形成封装体；其中，所述封胶体填充所述凹陷部和所述收容部。

本发明的堆叠式芯片封装结构，通过将第一芯片和第二芯片隐藏于基板中，缩小了产品体积。

附图说明

图1是本发明的堆叠式芯片封装结构无封胶体的组装剖视示意图。

图2是图1所示堆叠式芯片封装结构的俯视图。

图3(a)至图3(f)是本发明的堆叠式芯片封装方法的流程示意图。

主要元件符号说明

堆叠式芯片封装结构                100

封胶体                            10

基板                              20

本体                              21

第一侧壁                          210

第二侧壁                          230

引脚                              23

承载部                            232

阻挡部                            234

凹陷部                            25

收容部                            27

第一芯片                          30

锡球                              32、42

第二芯片                          40

胶膜                              50

具体实施方式

图1是本发明的堆叠式芯片封装结构100无封胶体10的组装剖视示意图。请同时参考图3(e)，本发明的堆叠式芯片封装结构100包括封胶体10、基板20、第一芯片30及第二芯片40。

请参考图1和图2，基板20为框架结构，其包括本体21、多个引脚23、收容部27及凹陷部25。本体21包括一对相对的第一侧壁210和一对相对的第二侧壁230，所述第一侧壁210和所述第二侧壁230分别垂直相连。

所述引脚23相互独立并分别与本体21相连。在本实施方式中，所述引脚23为6个。其中，每一个第一侧壁210的内壁分别连接一对引脚23，每一个第二侧壁230的内壁分别连接一个引脚23。

在其它实施方式中，每一个第一侧壁210和第二侧壁230的内壁分别连接一个或多个引脚23。

每一个引脚23的顶面的内端缘处被半蚀刻，从而形成台阶状。每一个引脚23包括承载部232和阻挡部234，阻挡部234的顶面高于承载部232的顶面。承载部232的高度大致等于第二芯片40的厚度。阻挡部234的高度大于第一芯片30的厚度。