[发明专利]半导体装置的制造方法

说明书

技术领域

本发明是有关于一种半导体装置的制造方法，且特别是有关于形成各种半导体装置的特征的图案化方法。

背景技术

半导体集成电路(Integrated Circuit；IC)工业已历经快速成长的阶段。IC材料与设计方面的技术发展已产生了多个IC世代，其中每个世代具有相较于前一世代更小且更复杂的电路。在IC发展的过程中，当几何尺寸(亦即使用制造程序所能产生的最小组件(或线))已经缩小时，功能密度(亦即每一芯片范围中内连装置的数量)已经普遍地增加。通过增加制造效率及减低相关的成本，此一尺度减低的程序普遍地提供许多优点。上述的尺度减低亦已增加加工与制造IC的复杂度，且为了实现上述的优点，在IC加工与制造上类似的发展是必须的。

IC加工经常使用一系列图案化制程来产生多个IC特征。传统制程使用双重微影成像技术(Double Patterning Technique)来图案化栅极结构，其中上述双重微影成像技术包含先进行线性裁切的方法。例如，当图案化多个特征时，进行一线性裁切图案化制程(Line-Cut Patterning Process)，接着，进行一终端裁切图案化制程(End-Cut Patterning Process)。在逻辑区(Logic Areas)(或静态随机存取内存区(Static Random Access Memory；SRAM))中，线性裁切图案化制程可形成多硅栅极(Poly Gate)，而终端裁切图案化制程可提供多线终端间距(PolyLine-End Spacing)控制。目前已观察到的是，相较于所需的关键尺寸均匀度(Critical Dimension Uniformity；CDU)，先进行线性裁切的方法提供相对较差的均匀度。特别的是，先进行线性裁切的方法不能保证产生符合目标(On-Target)的关键尺寸。更进一步观察到的是，使用非晶碳(Amorphous Carbon)图案化层的传统的图案化方法(Schemes)有时会导致栅极氧化层的冲穿问题(Punch-ThruIssues)。本发明提出一先进行终端裁切的方法，此方法可在接下来的线性裁切图案化制程中提供被改善且直接的关键尺寸控制，借以确保符合目标的关键尺寸的达成。

因此，需要一种克服上述问题的制造IC装置的方法。

发明内容

本发明的目的是在提供一种半导体装置的制造方法，利用先进行终端裁切，再进行线性裁切，借以提供被改善且直接的关键尺寸控制，并确保可达成符合目标的关键尺寸。

本发明的另一目的是在提供一种半导体装置的制造方法，在上述先进行终端裁切的方法中，使用一三层图案化技术(Tri-Layer Patterning Technique)在线性裁切和终端裁切图案化制程中，以提供更严格的关键尺寸控制，并可改善(或消除)由使用单一图案成形层所引起的冲穿问题。

本发明提供多个不同的实施例。提供一种半导体装置的制造方法。在此所述的方法可用来图案化不同的特征，包含栅极的图案化、金属线的图案化、主动层(Active Layer；OD Layer)的图案化，以及其它适当的特征/层的图案化。在一实施例中，此方法包含形成至少一材料层在一基材上；进行一终端裁切图案化制程以形成位于至少一材料层之上的一终端裁切图案；转移终端裁切图案至至少一材料层；在上述终端裁切图案化制程之后，进行一线性裁切图案化制程以形成位于至少一材料层之上的一线性裁切图案；以及转移线性裁切图案至至少一材料层。

在一实施例中，此半导体装置的制造方法包含，提供具有至少一材料层位于其上的基材。上述方法继续形成一硬掩膜层在上述至少一材料层之上；形成一第一成像层(Imaging Layer)在硬掩膜层之上；图案化第一成像层以定义一终端裁切图案；以及转移终端裁切图案至硬掩膜层。此方法还继续形成一第二成像层在被终端裁切图案图案化的硬掩膜层之上；图案化第二成像层以定义一线性裁切图案；转移线性裁切图案至被终端裁切图案图案化的硬掩膜层；以及转移硬掩膜层的终端/线性裁切图案至至少一材料层。

在一实施例中，此半导体装置的制造方法包含，提供具有至少一材料层位于其上的基材，以及形成一硬掩膜层在上述至少一材料层之上。此方法还包含，进行一第一三层图案化技术以形成终端裁切图案于硬掩膜层中；进行一第二三层图案化技术以形成线性裁切图案于硬掩膜层中；以及转移硬掩膜层的最终的终端/线性裁切图案至至少一材料层。