[发明专利]重叠沟槽式栅极半导体组件及其制作方法

权利要求书

1.一种制作重叠沟槽式栅极半导体组件的方法，其特征在于，包含，

提供一半导体基底，该半导体基底包含一上表面与一相对的下表面，其中该半导体基底的该上表面具有多个浅沟槽，且该多个浅沟槽的表面覆盖一第一绝缘层，而该多个浅沟槽中填满一第一导电层；

移除位于各该浅沟槽中的部分该第一导电层与部分该第一绝缘层以及其下方的部分该半导体基底，以形成多个深沟槽，其中各该深沟槽是位于各该浅沟槽中的该第一导电层之间；

于该半导体基底的上方以及于该多个深沟槽的表面覆盖一第二绝缘层；

于该多个深沟槽中填满一第二导电层；

于任两个相邻的该多个浅沟槽之间形成多个第一源极接触插塞，贯穿该第一绝缘层与该第二绝缘层；以及

于该半导体基底的该上表面形成一源极金属层，其中该源极金属层电性连接该第二导电层与该多个第一源极接触插塞。

2.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于，形成该多个深沟槽的方法包含，

定义出该多个深沟槽，且于该半导体基底的上方形成一第三绝缘层，以暴露出该第一导电层；

蚀刻该第一导电层至暴露出该第一绝缘层；

于暴露出的该第一导电层的侧壁形成一保护间隙壁，用于保护该第一导电层；以及

移除暴露出的该第一绝缘层以及其下方的该半导体基底，以形成该多个深沟槽。

3.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于：于形成该多个第一源极接触插塞的步骤前，该方法另包含于该第二绝缘层与该第二导电层上覆盖一第四绝缘层。

4.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于，于填满该第一导电层的步骤与形成该多个深沟槽的步骤之间，该方法另包含于任两个相邻的该多个浅沟槽间的该半导体基底中形成一基体掺杂区以及一源极掺杂区，其中该源极掺杂区是位于该基体掺杂区的上方。

5.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于，于形成该多个第一源极接触插塞的步骤前，该方法另包含于该基体掺杂区中形成一源极接触掺杂区。

6.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于，于形成该多个第一源极接触插塞的步骤后，该方法另包含于该半导体基底的该下表面形成一漏极金属层。

7.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于，于形成该多个第一源极接触插塞的步骤后，该方法另包含于该半导体基底的该上表面形成一栅极金属层，且该栅极金属层电性连接该第一导电层。

8.如权利要求1所述的制作重叠沟槽式栅极半导体组件的方法，其特征在于，该多个第一源极接触插塞是通过一钨工艺形成。

9.一种重叠沟槽式栅极半导体组件，其特征在于，包含，

一半导体基底，具有一上表面与一相对的下表面，且该半导体基底具有一第一导电类型；

多个浅沟槽，设置于该半导体基底的该上表面；

一第一导电层，设置于该多个浅沟槽中；

一第一绝缘层，设置于该多个浅沟槽的表面，用以将该第一导电层与该半导体基底电性隔离；

多个深沟槽，分别设置于各该浅沟槽中，且延伸至各该浅沟槽下方的半导体基底中；

一第二导电层，填满该多个深沟槽；

一第二绝缘层，设置于该半导体基底的该上表面以及该多个深沟槽的表面，用以将该第二导电层与该第一导电层以及该半导体基底电性隔离；

一源极金属层，设置于该第二绝缘层与该第二导电层上，且电性连接该第二导电层；

一栅极金属层，设置于该第二绝缘层上，且电性连接该第一导电层；以及

一漏极金属层，设置于该半导体基底的该下表面。

10.如权利要求9所述的重叠沟槽式栅极半导体组件，其特征在于，另包含一保护间隙壁，设置于该第一导电层与该第二导电层之间，用以调整该第一导电层与该第二导电层间的电容。

11.如权利要求9所述的重叠沟槽式栅极半导体组件，其特征在于，另包含一第三绝缘层，设置于该第一导电层与该第二绝缘层之间。