[发明专利]重叠沟槽式栅极半导体组件及其制作方法

说明书

技术领域

本发明涉及一种重叠沟槽式栅极半导体组件及其制作方法，尤指一种重叠沟槽式栅极半导体组件，具有较低的栅极与漏极间的寄生电容，以及其制作方法。

背景技术

沟槽式栅极半导体组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理集成电路、背光板电源供应器以及马达控制等等。

请参考图1，图1为公知沟槽式栅极半导体组件的剖面示意图。如图1所示，公知沟槽式栅极半导体组件10包含一N型基材12、一N型外延层14、多个沟槽16、一栅极绝缘层18、多个栅极20以及一源极金属层22。N型外延层14设置于N型基材12上，且各沟槽16是位于N型外延层14上。栅极绝缘层18覆盖于各沟槽16的表面，且各栅极20填充于各沟槽16中。并且，栅极绝缘层18将各栅极20与源极金属层22电性隔离。N型外延层14上另形成多个P型基体掺杂区24，且各P型基体掺杂区24上另形成一N型源极掺杂区26，而各P型基体掺杂区24中另布植一P型高掺杂区28。各P型高掺杂区28通过一接触插塞30电性连接至源极金属层22。此外，公知沟槽式栅极半导体组件10的漏极金属层32是设置于N型基材12的下表面。

虽然沟槽式栅极半导体组件可提供迅速的电源切换速度，但于快速切换的同时，亦会产生电压突波效应。若要解决于快速切换时产生的电压突波效应，一般可通过提高输入电容(input capacitance，Ciss)与反馈电容(reversetransfer capacitance，Crss)的比值(Ciss/Crss)来降低切换时的电压突波。

传统沟槽式栅极半导体组件提高输入电容与反馈电容的比值的方法于栅极结构的下方另形成一遮蔽电极结构，通过此遮蔽电极结构来降低组件的栅极与漏极间的寄生电容，即所谓的反馈电容。并且，一般输入电容是由组件的栅极与源极间的寄生电容以及栅极与漏极间的寄生电容所构成，因此当不改变栅极与源极间的寄生电容的情况下，降低组件的栅极与漏极间的寄生电容会提高输入电容与反馈电容的比值，以降低电压突波。

然而，由于遮蔽电极结构是位于栅极结构的下方且位于同一沟槽中，因此欲形成遮蔽电极结构以及栅极结构需要花费多次沉积与回蚀刻的工艺步骤，不仅耗费时间，亦增加工艺上的成本。所以如何提高输入电容与反馈电容的比值且减少额外的工艺为业界努力达成的目标。

发明内容

本发明的主要目的之一在于提供一种重叠沟槽式栅极半导体组件，以提高输入电容与反馈电容的比值。

为达上述的目的，本发明提供一种重叠沟槽式栅极半导体组件，其包含一具有一上表面与一相对的下表面的半导体基底、多个设置于半导体基底上表面的浅沟槽、一设置于浅沟槽中的第一导电层、一设置于浅沟槽表面的第一绝缘层、多个深沟槽、一填满深沟槽的第二导电层、一设置于半导体基底上表面以及深沟槽表面的第二绝缘层、一设置于第一导电层上方的源极金属层、一设置于半导体基底上表面的栅极金属层以及一设置于半导体基底下表面的漏极金属层。半导体基底具有一第一导电类型。第一绝缘层是用于将第一导电层与半导体基底电性隔离。各深沟槽是分别设置于各浅沟槽中，且延伸至各浅沟槽下方的半导体基底中。第二绝缘层是用于将第二导电层与第一导电层以及半导体基底电性隔离。源极金属层电性连接第二导电层，且栅极金属层电性连接第一导电层。

为达上述的目的，本发明提供一种制作重叠沟槽式栅极半导体组件的方法。首先，提供一半导体基底，半导体基底包含一上表面与一相对的下表面，其中半导体基底的上表面具有多个浅沟槽，且浅沟槽的表面覆盖一第一绝缘层，而浅沟槽中填满一第一导电层。之后，移除位于各浅沟槽中的部分第一导电层与部分第一绝缘层以及其下方的部分半导体基底，以形成多个深沟槽，其中各深沟槽是位于各浅沟槽中的第一导电层之间。然后，于半导体基底的上表面以及于深沟槽的表面覆盖一第二绝缘层。接着，于深沟槽中填满一第二导电层。然后，于任两个相邻的浅沟槽之间形成多个第一源极接触插塞，贯穿第一绝缘层与第二绝缘层。接着，于半导体基底的上表面形成一源极金属层，其中源极金属层电性连接第二导电层与第一源极接触插塞。

本发明的重叠沟槽式栅极半导体组件于浅沟槽中形成深沟槽，使得填充于深沟槽中的第二导电层可产生电场将基体掺杂区与外延层间的空乏区延伸至与深沟槽相同深度的外延层中，借此降低作为栅极的第一导电层与漏极金属层间的反馈电容，而Ciss/Crss得以增加，进而降低密勒效应。

附图说明

图1为公知沟槽式闸极晶体管组件的剖面示意图。