[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明通常涉及半导体器件的制造方法，具体来说，涉及CMOS器件的栅极区的阈值电压控制方法。

背景技术

在微电子技术发展的几十年来，逻辑芯片制造商在制造MOS器件时，一直采用SiO₂作为栅介质，采用重掺杂的多晶硅作为栅电极材料。但是，随着特征尺寸的不断缩小，MOS晶体管中的SiO₂栅介质已临近了极限。例如，在65纳米工艺中，SiO₂栅介质的厚度已降至1.2纳米，约为5个硅原子层厚度，如果再继续缩小，漏电流和功耗将急剧增加。同时，由多晶硅栅电极引起的掺杂硼原子扩散、多晶硅耗尽效应、以及过高的栅电阻等问题也将变的越来越严重。对于32纳米及以下各技术代，急剧增加的漏电流和功耗等问题将急待新材料、新工艺、及新器件结构的开发来解决。

为降低漏电流和功耗，有一种改进技术是采用“高k/金属栅”结构。目前，国际范围内的各主要半导体公司都已开始着手面向32纳米及以下技术代的“高k/金属栅”技术的开发。Intel披露出在采用高k栅介质材料后，器件的漏电流降为原来的十分之一。但是，在高k/金属栅工艺中，由于必须采用的退火工艺，致使界面层在退火工艺中变厚。但由于在45nm以下的CMOS器件存在着非常严重的短沟道效应，需要EOT(Equivalent OxideThickness，等效氧化层厚度)不超过1nm的栅介质来提高对沟道的控制能力，所以厚的界面层SiO₂是不可接受的。尤其在32纳米及22纳米工艺技术中，栅极介质EOT甚至需要达到0.7纳米甚至0.5纳米以下，而普通高k/金属栅工艺中界面层SiO₂厚度就达到了0.5-0.7纳米。因此，如何能够有效减小EOT，特别是减小界面层厚度成为了具有挑战的问题。

发明内容

本发明提供了一种半导体器件的制造方法，所述方法包括：提供半导体衬底；在所述衬底上形成界面层、栅介质层和金属功函数层；在所述金属功函数层上形成扩散阻挡层；在所述扩散阻挡层上形成金属吸氧层；对所述器件进行热退火处理，以使所述金属吸氧层吸除界面层中的氧，使界面层的厚度减小并且使所述扩散阻挡层阻止金属吸氧层中的吸氧金属扩散到所述金属功函数层中。

通过采用本发明所述的方法，在金属功函数层上形成了具有阻挡作用的扩散阻挡层和具有吸除界面层中氧的作用的金属吸氧层，从而能够阻止退火过程中外界氛围里的氧进入界面层，防止了SiO₂界面层的厚度增加，并利用氧吸除技术，使得原本厚度达0.5-1nm的SiO₂界面层在退火过程中厚度减少为0.5纳米以下，甚至完全去除，有效地减小了器件的EOT，同时能够利用扩散阻挡层防止金属吸氧层中的吸氧金属扩散到功函数层和/或栅介质层中，从而不利地影响器件的阈值电压。

附图说明

图1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图；

图2-5示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；

具体实施方式

本发明通常涉及制造半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

根据本发明的实施例，参考图1，图1示出了根据本发明的半导体器件的制造方法的流程图。在步骤S11，提供半导体衬底，参考图2。在本实施例中，衬底101包括位于晶体结构中的硅衬底(例如晶片)，衬底101还可以包括其他基本半导体或化合物半导体，例如Si、Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底101可以包括各种掺杂配置。此外，可选地，衬底101可以包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。