[发明专利]凹陷沟道型PNPN场效应晶体管的集成电路及其制造方法

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种凹陷沟道型PNPN场效应晶体管的集成电路及其制造方法，适于30纳米技术节点以下制造技术。

背景技术

如今的集成电路器件技术节点已经处于50纳米左右，金属-氧化物-硅场效应晶体管（MOSFET）的尺寸不断变小，单位阵列上的晶体管密度也越来越高，随之而来的短沟道效应也愈加明显，它使得晶体管的漏电流上升、阈值电压降低，增加了集成芯片的功耗。当沟道长度下降到30纳米以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。

栅控PNPN晶体管是一种漏电流非常小的晶体管，可以大大降低芯片的功耗。图1显示了一种凹陷沟道型栅控PNPN晶体管的基本结构，它是沿该器件沟道长度方向的截面图。如图1所示，该栅控PNPN晶体管100包括一个半导体衬底101，源区102、耗尽区103、漏区104形成半导体衬底101之上。栅氧化层105和栅极106构成了栅控PNPN晶体管的栅区，所示107a、107b为栅极侧墙。耗尽区103是完全耗尽的一小块区域，用于增加横向的导电区域，增强载流子的隧穿能力。栅控PNPN晶体管中的源区102、耗尽区103、衬底区104和漏区105可以构成一个p-n-p-n结或者n-p-n-p结，这种结构降低了器件的漏电流，从而降低了集成芯片的功耗。

尽管栅控PNPN晶体管的漏电流要低于传统的MOS晶体管，可以大大降低芯片功耗。但是，随着栅控PNPN场效应晶体管缩小到20纳米以下，其漏电流也在随器件的缩小而上升。普通栅控PNPN场效应晶体管的驱动电流较MOSFET低2-3个数量级，因此需要提高其驱动电流，以提高集成栅控PNPN场效应晶体管的芯片的性能。

发明内容

本发明的目的在于提出一种半导体集成电路，使半导体器件在抑制漏电流增加的同时，也可以提高驱动电流。

本发明提出半导体集成电路，它包括至少一个半导体衬底，在所述半导体衬底上形成的一个栅控PNPN晶体管和一个MOS晶体管。所述半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅(SOI)。

进一步地，对于所述的栅控PNPN晶体管，包括：

在所述半导体衬底内形成的凹陷沟道区域；

位于所述半导体衬底内凹陷沟道区域的一侧的漏区；

位于所述半导体衬底内凹陷沟道区域的非漏区侧的源区；

位于所述源区之下的耗尽区；

在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区。

所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层。所述导电层为TiN、TaN、RuO₂、Ru、WSi等金属栅材料或者为掺杂的多晶硅；所述绝缘层为SiO₂、高k材料或者为它们之间的混合层。

更进一步地，对于所述的MOS晶体管，包括：

在所述半导体衬底内形成的源区和漏区；

在所述半导体衬底内形成的介于所述源区和漏区之间的凹陷沟道区域；

在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区。

 所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层，所述导电层为TiN、TaN、RuO₂、Ru、WSi等金属栅材料或者为掺杂的多晶硅，所述绝缘层为SiO₂、高k材料或者为它们之间的混合层。

栅控PNPN晶体管和MOS晶体管均使用了凹陷型沟道结构，使得半导体集成电路在提高驱动电流的同时减小了漏电流，也就是降低芯片功耗的同时提高了芯片的性能。本发明所提出的半导体集成电路特别适用于低功耗的集成电路芯片的制造。

同时，本发明还提出了上述半导体集成电路的制造方法，包括如下步骤：

提供一个具有第一种掺杂类型的半导体衬底；

进行离子注入，在所述半导体衬底内形成第一种掺杂类型的区域；

在所述半导体衬底上形成第一层绝缘掩膜；

淀积形成第一层光刻胶；

掩膜、曝光、刻蚀形成开口结构；

剥除剩余的第一层光刻胶；

淀积第二层绝缘薄膜；

刻蚀所述第二层绝缘薄膜，在所述开口内形成侧墙；

在所述半导体衬底内形成第二种掺杂类型的区域；

剥除剩余的第二层、第一层绝缘薄膜；

淀积第二层光刻胶；

掩膜、曝光、刻蚀形成栅控PNPN晶体管和MOS晶体管的凹陷沟道区域；

剥除剩余的第二层光刻胶；