[发明专利]栅驱动晶闸管电路以及静电保护电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种栅驱动晶闸管电路以及静电保护电路。

背景技术

如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。

集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与所述输入/输出电路相连。晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阳极以及阴极分别作为静电保护电路的输入端或输出端，正常工作情况下，晶闸管两极的电势差不超过其触发电压，晶闸管不导通，而在产生ESD静电脉冲时，由于ESD静电脉冲具有大电压，高能量的特性，因此很容易触发晶闸管导通，从而经由晶闸管释放，实现静电保护的目的。

随着集成电路尺寸的日渐缩小，需要触发电压较低的静电放电保护结构来提供更好的静电放电保护，由于目前采用的晶闸管通常具有较高的触发电压，为了降低所述触发电压，一般采用图1所示可调触发电压的晶闸管结构，所述晶闸管包括：

P型衬底100；位于P型衬底100内且相邻的N阱101以及P阱102；位于N阱101内的第一P+型注入区202；位于P阱102内的第二N+型注入区204；通常为了在后端互连工艺中便于引出N阱101以及P阱102，在所述N阱101以及P阱102的表面区域内还分别形成有第一N+型注入区201以及第二P+型注入区205，所述第一N+型注入区201与第一P+型注入区202绝缘隔离，而第二P+型注入区205与第二N+型注入区204绝缘隔离；形成于P阱102上的NMOS晶体管，所述NMOS晶体管包括P阱102表面的控制栅300，位于控制栅300两侧P阱102内的N+型连接区203以及第二N+型注入区204，所述N+型连接区203延伸至N阱101内，与其电连接；上述各注入区以及连接区之间可以通过浅沟槽隔离(STI)700绝缘隔离。

在使用时将第一N+型注入区201与第一P+型注入区202连接至晶闸管的阳极；第二N+型注入区204与第二P+型注入区205连接至晶闸管的阴极；而NMOS晶体管的控制栅300则置于低于阈值电压使得NMOS晶体管常闭，即N+型连接区203与第二N+型注入区204之间不形成导电沟道。

图2为上述晶闸管的等效电路图，结合图1以及图2所示，N阱101、P阱102以及第二N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，P阱102与第二N+型注入区204构成的PN结为发射极；同理第一P+型注入区202、N阱101以及P阱102构成PNP型三极管T1，其中根据注入浓度差异可推断，第一P+型注入区202与N阱101构成的PN界面为发射极。相邻的同掺杂类型的区域之间可以视为电连接。

所述晶闸管的等效电路连接如下：NPN型三极管T2的发射极连接晶闸管的阴极，基极连接PNP型三极管T1的集电极；而集电极经由N阱101的等效电阻R_nwell连接晶闸管的阳极；同时PNP型三极管T1的基极连接NPN型三极管T2的集电极，发射极连接晶闸管的阳极，集电极经由P阱102的等效电阻R_pwell也连接至晶闸管的阳极。在阳极与阴极之间外加正向偏置电压并超过触发值时，所述偏置电压需在N阱以及P阱间反相击穿，使得上述等效三极管T1以及三极管T2产生发射极电流，进而能够在晶闸管中形成稳定电流。当上述偏置电压逐渐减小，使得阳极、阴极之间的电流也逐渐减小小于维持电流，晶闸管随之关闭。

上述晶闸管工作时，NMOS晶体管常闭但可以通过调整控制栅300的电位大小，使得NMOS晶体管中N+型连接区203以及第二N+型注入区204之间的P阱102中产生弱导电沟道，进而形成漏电流，有助于促进晶闸管的导通。也即可以通过调整控制栅300的电位，在一定范围内能够调节晶闸管的触发电压。通常为了满足静电释放的需求，晶闸管的触发电压在允许的范围内(大于正常工作时阴、阳极之间的电势差)应当尽可能的小，可以使得产生静电破坏时响应更为灵敏，栅驱动晶闸管电路应予而生。