[发明专利]寄生晶闸管以及静电保护电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种寄生晶闸管以及静电保护电路。

背景技术

如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。

集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，晶闸管又称为可控硅整流器(SCR，Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的晶闸管来提供静电放电保护。

图1为现有的一种寄生晶闸管的半导体剖面结构图，所述寄生晶闸管包括：半导体衬底100；位于半导体衬底100内且相邻的N阱101以及P阱102；位于N阱101的表面区域内，且相互隔离的N+型连接区201、P+型注入区202；位于P阱102的表面区域内，且相互隔离的P+型连接区204、N+型注入区203；所述P+型注入区202与N+型注入区通过一个横跨于N阱101以及P阱102表面区域的浅沟槽隔离300相隔离。所述晶闸管的阳极连接至N+型连接区201以及P+型注入区202，阴极连接至P+型连接区204以及N+型注入区203。

图2为上述寄生晶闸管的等效电路图，结合图1以及图2所示，所述P+型注入区202、N阱101以及P阱102构成寄生PNP管T1，N阱101、P阱102以及N+型注入区203构成寄生NPN管T2。所述寄生PNP管T1的发射极(P+型注入区)连接至阳极，集电极(P阱102)通过P阱102的寄生内阻R_pwell以及P+型连接区204连接至阴极；所述寄生NPN管的发射极(N+型注入区)连接至阴极，集电极(N阱101)通过N阱101的寄生内阻R_nwell以及N+型连接区201连接至阳极；同时，由于所述寄生PNP管T1的基极(N阱101)以及寄生NPN管T2的基极(P阱102)同时作为对方的集电极，因此可视为寄生PNP管T1以及寄生NPN管T2的基极与对方的集电极直接连接。

现有的寄生晶闸管器件存在如下问题：为了实现注入区间的绝缘隔离，通常浅沟槽隔离300的沟槽深度要远大于P+型注入区202以及N+型注入区203的注入深度。寄生晶闸管在工作时，主要电流的流经区域依次为阳极、P+型注入区、N阱、P阱、N+型注入区、阴极(即PNPN结构)。由于浅沟槽隔离300的阻隔，上述电流的需要绕过浅沟槽隔离300的底部，从而形成一个U字型通路，路径太长。一方面，在晶闸管导通时内阻过高容易影响晶闸管开启速度；另一方面，对于寄生晶闸管的PNPN结构，其触发电压取决于中间N阱101与P阱102的反向击穿电压大小，而图1中N阱101与P阱102的接触界面位于浅沟槽隔离300的底部，所述U字形路径将使得该界面处形成的反向电压小于加载在晶闸管阳极以及阴极上的电压，变相抬高了晶闸管的触发电压。

发明内容

本发明解决的问题是提供一种触发电压低，响应灵敏的晶闸管以避免现有寄生晶闸管中存在电流通路路径过长导致触发电压抬高、开启速度过慢的问题。

本发明提供的一种寄生晶闸管，包括：

半导体衬底；位于半导体衬底内且相邻的N阱以及P阱；位于半导体衬底表面且横跨于N阱以及P阱的第一伪栅；位于N阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间N阱内的N型触发电压调整区；位于第二伪栅相对于N型触发电压调整区另一侧N阱内的P型注入区；位于第一伪栅另一侧P阱内的N型注入区；还包括阳极，连接至P型注入区以及N阱；阴极，连接至N型注入区以及P阱。

可选的，所述N阱的表面区域内还包括N型连接区，所述N阱通过N型连接区与阳极连接。所述N型连接区与P型注入区通过浅沟槽绝缘隔离。

可选的，所述P阱的表面区域内还包括P型连接区，所述P阱通过P型连接区与阴极连接。所述P型连接区与N型注入区通过浅沟槽绝缘隔离。