[发明专利]一种半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。

背景技术

随着MOSFET(金属氧化物场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应；其次，传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变；再者，栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。

目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区一这便是所谓的全耗尽型(Fully Depleted：FD)器件，而传统的平面型器件则属于部分耗尽型(Partialiy Depleted：PD)器件。

不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI(绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。

立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFet(鳍式场效应晶体管)结构。

转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。

当前，已提出的立体型半导体器件如图1所示，所述半导体器件包括，半导体基体20，所述半导体基体20位于绝缘层10上；源漏区30，所述源漏区30接于所述半导体基体20中相对的第一侧面22；栅极40，所述栅极40位于所述半导体基体20中与所述第一侧面22相邻的第二侧面24上(图中未示出所述栅极40及所述半导体基体20间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区30的边缘部分可被扩展，即，所述源漏区30的宽度(沿xx’方向)大于所述半导体基体20的厚度。由此，随着所述源漏区30的宽度(d)的增加，所述源漏区30与所述栅极40和所述半导体基体20之间的寄生电容的增加，因此，增加电阻电容延迟或降低器件交流性能。

发明内容

为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于减小短沟道效应、源漏区电阻及寄生电容。

本发明提供的一种半导体器件，包括，

半导体基体，所述半导体基体位于绝缘层上；

源漏区，所述源漏区接于所述半导体基体中相对的第一侧面；

栅极，所述栅极位于所述半导体基体中相对的第二侧面上；

还包括：绝缘基体，所述绝缘基体位于所述绝缘层上并嵌于所述半导体基体中，所述绝缘基体以其具有的应力作用于所述半导体基体。

可选地，在所述第二侧面和所述绝缘基体之间夹有沟道层和掩膜层，所述沟道层夹于所述绝缘层和所述掩膜层之间。

可选地，在垂直于所述第二侧面的方向上，所述沟道层的厚度为5nm～40nm。

可选地，对于NMOS器件，所述沟道层包含P型超陡后退阱；对于PMOS器件，所述沟道层包含N型超陡后退阱。

可选地，在垂直于所述绝缘层的方向上，所述栅极或所述绝缘基体至少覆盖所述沟道层。

可选地，所述绝缘基体在PMOS器件中具有拉应力，在NMOS器件中具有压应力。

可选地，所述绝缘基体材料为氮化硅、氧化硅中的一种或其组合。

可选地，所述第一侧面与所述第二侧面垂直。

可选地，所述半导体器件还包括半导体辅助基体，所述半导体辅助基体的上表面低于所述半导体基体的上表面，所述半导体辅助基体接于所述第一侧面上，所述源漏区形成于所述半导体辅助基体上。