[发明专利]SRAM型FPGA数字时序电路在线检测容错系统及方法

权利要求书

1.SRAM型FPGA数字时序电路在线检测容错系统，其特征在于：包括冗余时序电路、检测容错控制模块和配置文件存储器；

冗余时序电路接受输入信号、经故障掩盖后产生无错最终功能输出，同时与检测容错控制模块相连，冗余时序电路向检测容错控制模块发送三模冗余输出信号、检测容错控制模块向冗余时序电路发送总线使能信号；被检测容错的时序电路分割为组合逻辑和时序逻辑，分别先后对组合逻辑和时序逻辑进行三模冗余和多数表决掩盖故障，得到冗余时序电路；冗余时序电路在物理结构上分为三个独立的动态重构区域和一个静态区域，由总线宏处理动态重构区域和静态区域的通信；三个冗余的组合逻辑分别物理约束到三个独立的动态重构区域，并得到三模冗余输出信号，然后输出到检测容错控制模块进行故障检测；三个冗余的时序逻辑物理约束在静态区域；

检测容错控制模块分别与冗余时序电路和配置文件存储器相连，主要检测冗余时序电路中是否有组合逻辑发生故障，并进行故障定位和容错；

配置文件存储器与检测容错控制模块相连，用于存储整个检测容错系统的全配置文件和动态重构区域的部分配置文件。

2.SRAM型FPGA数字时序电路在线检测容错方法，其特征在于：所述SRAM型FPGA数字时序电路在线检测容错方法步骤如下：

(1)被检测容错的时序电路分割为组合逻辑和时序逻辑，分别先后对组合逻辑和时序逻辑进行三模冗余和多数表决，得到冗余时序电路；冗余时序电路在物理结构上分为三个独立的动态重构区域和一个静态区域，由总线宏处理动态重构区域和静态区域的通信；将三个冗余的组合逻辑分别物理约束到三个独立的动态重构区域，三个冗余的时序逻辑物理约束在静态区域；

(2)冗余时序电路接收输入信号，送到三个冗余的组合逻辑的输入；

(3)三个冗余的组合逻辑得到该输入后，同时计算出三个中间输出，将这三个中间输出经过第一级多数表决器，表决后得到一个无错中间输出，并送到三个冗余的时序逻辑的输入；

(4)三个冗余的时序逻辑得到该输入后，同时计算出三个最终功能输出，将这三个最终功能输出经过第二级多数表决器，表决后得到一个无错最终功能输出；

(5)第(3)步骤中得到的三个中间输出作为三模冗余输出信号被检测容错控制模块采样，检测容错控制模块将这三个中间输出进行按位比较，检测是否有故障发生；如果三个中间输出中有一个中间输出的一位或几位不同于另外两个中间输出，则认为对应该中间输出的组合逻辑出现故障，实现故障定位；

(6)检测容错控制模块检测到故障并定位到故障的组合逻辑后，发送总线使能信号，禁止故障组合逻辑所属的动态重构区域的输出总线宏，并从配置文件存储器中调用故障组合逻辑所属的动态重构区域的部分配置文件，将该部分配置文件重新注入实现电路功能的FPGA内的配置存储器，初始化故障组合逻辑的功能电路以修复故障，实现故障容错；恢复故障后，检测容错控制模块发送总线使能信号，重新使能被禁止的总线宏。