[发明专利]SRAM型FPGA数字时序电路在线检测容错系统及方法

说明书

技术领域

本发明属于集成电路故障诊断领域，特别涉及一种针对SRAM型FPGA数字时序电路的在线检测容错系统及方法。

背景技术

现在的电子系统越来越多地采用了可编程器件，特别是现场可编程门阵列(FPGA)器件。SRAM型FPGA支持多次重构编程，资源丰富，性能优越，被广泛用于信号处理、通信、控制等领域。而基于SRAM型FPGA实现的数字时序电路也被广泛应用于信息处理和控制等领域。但是，在集成度和工作频率越来越高，工艺尺寸越来越小，而供电电压越来越低的情况下，器件的噪声容限减小了，串扰或者内部噪声源也可以引起瞬态故障。尤其是随着当前FPGA器件开始应用于空间信息处理系统中，由于FPGA对辐射很敏感，比如单粒子事件(SEUs)和单粒子瞬时效应(SETs)，因此SRAM型FPGA不能保证完全可靠。所以迫切需要提高器件的可靠性，使得SRAM型FPGA能应用于有很高安全性要求的领域。

常见的SRAM型FPGA容错方法是进行三模冗余设计，采用的是对整个电路进行三模冗余之后导出电路最终的三个备份输出进行故障译码、定位故障、再容错整个故障系统的方式。这种三模冗余的方法能够大大提高系统的可靠性，但是这种方法存在占用资源较多，使得电路功率消耗较大的缺陷。

发明内容

本发明的目的就是针对现有技术的不足，提供一种既能提高系统可靠性，又能减少实现资源，降低设计电路功耗的针对SRAM型FPGA数字时序电路的在线检测容错系统及方法。

为实现上述目的，本发明的基本构思是：区别于传统的对整个电路进行三模冗余之后导出电路最终的三个备份输出进行故障译码、定位故障、再容错整个故障系统的方式，本发明提出两级冗余的思路，将被检测容错的时序电路分割为组合逻辑和时序逻辑，分别先后对组合逻辑和时序逻辑进行三模冗余和多数表决掩盖故障。只对组合逻辑采取重配置恢复故障，是因为SRAM型FPGA所实现组合逻辑和时序逻辑的元件不同，在SEU干扰下，其故障特性也不同。实现组合逻辑的SRAM型FPGA元件受到干扰后发生翻转，这是个永久性效应，只有重新下载配置位流才能被纠正。时序逻辑由SRAM型FPGA里的触发器实现，受干扰后，发生位翻转，能在下一刻时钟采样新的正确输入，恢复正常。因此，时序逻辑只要确保下次采样到正确的值，即使发生故障也能自恢复，所以只要保证时序逻辑输入的正确性，本发明通过对时序逻辑的前级电路(组合逻辑)的输出作故障掩盖以确保时序逻辑输入的正确。组合逻辑一旦有故障必须进行纠错，才能消除故障。因此针对SRAM型FPGA所实现的时序逻辑产生SEU效应后能自恢复特性和组合逻辑产生SEU效应后的不可自恢复特性，将被检测容错的时序电路的组合逻辑部分与时序逻辑部分分开，并将三个冗余备份的组合逻辑分别放入三个独立的动态重构区域，当检测到有组合逻辑产生故障时，立即对其进行重配置，避免了故障的累积，能达到与传统的容错整个未经分割的故障系统的设计一致的高可靠性；不仅如此，还节省了重构容错的面积，加快容错时间，且由于只是对组合逻辑进行重构，重构之后不须考虑与正常运行的备份系统的同步，简化了设计。

具体而言，本发明的技术方案如下：

本发明提出的一种针对基于SRAM型FPGA数字时序电路的在线检测容错系统，包括冗余时序电路、检测容错控制模块和配置文件存储器。