[发明专利]一种可任意选择除率范围的小数除法器

说明书

技术领域：

本发明涉及一种可任意选择除率范围的小数除法器，用于锁相环(PLL)中。

背景技术：

在图1锁相环(PLL)中，相位/频率鉴别器(PFD)输入的信号分别是参考时钟和除法器输出的时钟，PFD通过对两个信号的频率和相位进行比较，产生误差信号UP和DN，误差信号通过电荷泵和环路滤波器就可以生成用来控制压控震荡器(VCO)输出频率的直流控制电压VCTRL。这是一个自动反馈系统，当这一反馈系统锁定时，REF_CKL＝DIV_CKL＝OUT_CKL/M，也就实现了通过一个低频信号产生一个高频信号的目的。作为PLL系统中一个非常关键的组成部分，除法器直接决定了输出时钟的频率和整个PLL的最高运行速度。在PLL的应用中，通常需要一个PLL输出多种不同频率的时钟信号，这就需要除法器具有可编程功能，也就是说除法器要提供多种不同的除率(divide ratio)。除法器一般分两种，整数除法器和小数除法器，对应的PLL为整数PLL(Integer PLL)和小数PLL(Fractional-N PLL)。在无线通信应用领域中通常面临多个频率通道的问题，整数PLL要求通道的带宽必须等于输入参考时钟频率，而由于PLL稳定性的要求，PLL的带宽＝Fref/10，也就是参考时钟频率的十分之一，这样频道的带宽就既限制了输入参考时钟的频率，也限制了PLL的带宽范围，而小数PLL却没有这样的限制，因此小数PLL已经日益成为设计者的第一选择。小数PLL的核心就在于小数除法器，目前采用的最多的是∑Δ调制小数除法器，如图2所示。通过∑Δ调制器的控制，除法器可以产生一个介于N和N+1之间的除率，其最大的优点就在于噪声性能最好。

发明内容：

为了解决其技术问题，本发明提供了一种可任意选择除率范围的小数除法器。

本发明解决其技术问题所采用的技术方案是：一种可任意选择除率范围的小数除法器，设有由多个单位除法器级联而成的∑Δ小数除法器环路，每个单位除法器为一级，在所述∑Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述∑Δ小数除法器环路的信号输出端和控制输入端与选择器连接。

进一步的：所述∑Δ小数除法器环路的最后一级单位除法器上的逻辑控制电路由第一或门和第二或门组成，所述第二或门控制信号由最后一级单位除法器和选择器上的总控制信号提供，并且其与选择器上的总控制信号连接的输入端为非门输入端，其输出信号则传递给最后第二级单位除法器，所述第一或门控制信号由选择器上的总控制信号控制和最后一级单位除法器的控制信号提供。

所述设置∑Δ小数除法器环路的最后第二级或最后第二级以上的逻辑控制电路由第四或门和第五或门组成，所述第四或门控制信号由该逻辑控制电路所在级的单位除法器和其后一级单位除法器上的逻辑控制电路提供，并且其与后一级单位除法器上的逻辑控制电路连接的输入端为非门输入端，其输出信号则传递给其前一级单位除法器，所述第五或门控制信号则由该逻辑控制电路所在级的单位除法器的控制信号和其后一级单位除法器上的逻辑控制电路决定。

本发明的最小除率不受单位除法器2/3的数目限制，设计者可以自由地选择所需要的除率范围，同时，其输出能保证在所有的除率范围内，输出都为正确频率并且初始相位相同的信号。

附图说明：

图1为锁相环电路图。

图2为∑Δ调制小数除法器电路图。

图3为∑Δ小数除法器环路电路图。

图4为单位除法器的电路图。

图5为在∑Δ小数除法器环路电路增加逻辑控制功能后的电路图。

图6为本发明整体电路图。

图中：1、选择器；2、第一或门；3、第二或门；4、非门输入端；5、第一输入端；6、第二输入端；7、∑Δ调制器；8、总控制信号；9、第四或门；10、第五或门；11、逻辑非门输入端；12、上输入端。

具体实施方式：

下面结合附图和实施例对本发明进一步说明。