[发明专利]指令处理方法以及其所适用的超纯量管线微处理器

权利要求书

1.一种超纯量管线微处理器，包括：

一寄存器集合，由该超纯量管线微处理器的一指令集架构所界定；

一高速缓存；

多个执行单元；以及

一加载单元，耦接至上述高速缓存，上述加载单元是不同于该超纯量管线微处理器的其它执行单元，且上述加载单元包括一算术逻辑单元，

其中上述加载单元是用以接收一第一指令，上述第一指令是指定一第一来源操作数的一第一存储器地址、在上述第一来源操作数上执行并产生一结果的一运算、以及上述寄存器集合中用以储存上述结果的一第一目的寄存器，

其中上述加载单元是用以自上述高速缓存读取上述第一来源操作数，

其中上述算术逻辑单元是用以在上述第一来源操作数上执行上述运算以产生上述结果，而非将上述第一来源操作数转送至该超纯量管线微处理器的其它执行单元的任一者以在上述第一来源操作数上执行上述运算以产生上述结果，

其中上述加载单元更用以输出上述结果以供后续引退至上述第一目的寄存器之用。

2.如权利要求1所述的超纯量管线微处理器，其中上述加载单元更用以接收一第二指令，上述第二指令是指定一第二来源操作数的一第二存储器地址、以及上述寄存器集合中用以储存上述第二来源操作数的一第二目的寄存器，而上述第二来源操作数的储存并不需要在上述第二来源操作数上执行一第二运算，其中上述加载单元以相同数量的频率周期执行上述第一指令与上述第二指令。

3.如权利要求1所述的超纯量管线微处理器，其中上述加载单元更包括：

一地址产生器；以及

一总线，耦接至上述地址产生器，上述总线是用以将上述第一指令的上述结果转送至上述地址产生器的一输入端，其中上述地址产生器是用以使用转送的上述结果产生一存储器位置以使上述加载单元自上述高速缓存中存取一后续加载指令。

4.如权利要求1所述的超纯量管线微处理器，其中该超纯量管线微处理器的其它执行单元皆未用以读取上述高速缓存。

5.如权利要求1所述的超纯量管线微处理器，其中该超纯量管线微处理器的其它执行单元的至少一者具有另一算术逻辑单元，上述另一算术逻辑单元是用以执行上述第一指令所指定的上述运算，而上述加载单元并未将上述第一来源操作数转送至上述其它执行单元的至少一者并在上述第一来源操作数上执行上述运算以产生上述结果。

6.如权利要求1所述的超纯量管线微处理器，其中上述加载单元是用以执行从上述高速缓存所读取的所有指令，而上述其它执行单元并未执行从上述高速缓存所读取的任何指令。

7.如权利要求1所述的超纯量管线微处理器，其中上述运算是执行于上述第一来源操作数与上述第二来源操作数上，以产生上述结果，其中上述第二来源操作数是由上述寄存器集合的一寄存器提供至上述加载单元。

8.如权利要求1所述的超纯量管线微处理器，其中上述加载单元仅需对上述寄存器集合进行两次存取以执行上述第一指令。

9.如权利要求1所述的超纯量管线微处理器，更包括：

一指令转译器，用以将一第一宏指令转译为由上述加载单元所执行的上述第一指令，其中上述第一宏指令是由上述指令集架构所界定。

10.如权利要求9所述的超纯量管线微处理器，其中上述指令转译器更用以将由上述指令集架构所界定的一第二宏指令转译为一对指令，上述对指令包括上述第一指令与一第二指令，其中上述第二指令是由上述其它执行单元之一者所执行，且上述其它执行单元之一者自上述加载单元接收上述第一指令的上述结果并将上述结果写入上述高速缓存。

11.如权利要求10所述的超纯量管线微处理器，其中上述指令转译器是用以将由上述指令集架构所界定的上述第一宏指令与上述第二宏指令转译为上述第一指令。