[发明专利]指令处理方法以及其所适用的超纯量管线微处理器

说明书

技术领域

本发明主要关于微处理器的技术领域，特别是有关于一种微处理器的微处理器架构(microarchitecture)。

背景技术

精简指令集架构处理器的一个典型是这种处理器会使用一种加载/储存架构，也就是说，这种处理器包括了一加载指令，用以将一操作数从存储器中加载至该处理器的一寄存器，这种处理器还包括一储存指令，用以将该处理器的一寄存器中的一操作数储存到存储器里。在一般范例中，上述加载指令与储存指令是唯一会存取存储器的指令，而执行算术/逻辑运算的其它指令则从寄存器中接收各自的操作数并将结果写入寄存器，意即，非加载或储存的指令不被允许指定在存储器中的操作数，这使得大部分的非加载或储存的指令可在单一频率周期执行完毕，相较之下，一个加载指令则需要占用数个频率周期以存取存储器(即高速缓存或系统存储器)。因此，一般的指令序列可能包括有一个加载指令，用以从存储器中提取(fetch)一操作数至一第一寄存器，该加载指令其后则接着一算术逻辑(arithmetic/logical)指令，用以在第一寄存器中的操作数上执行一算术逻辑运算(即加法运算、减法运算、增量运算、乘法运算、移位/回转(shirt/rotate)运算、布尔和(Boolean AND)运算、布尔或(Boolean OR)运算、布尔反(Boolean NOT)运算等等)并且将结果写入一第二寄存器，该算术逻辑指令其后再接着一储存指令，用以将第二寄存器中的结果写入存储器。上述加载/储存架构的典型范例的优点是众所周知的。

然而，加载/储存架构所产生的结果是许多处理器包括了不同的加载/储存单元，分离于执行算术逻辑运算的执行单元，也就是说，一加载单元仅执行从存储器中将数据加载至一寄存器，一储存单元仅执行将数据从一寄存器储存至存储器，而算术逻辑单元(Arithmetic/Logical Unit，ALU)则对来自来源寄存器的操作数执行算术逻辑运算并将结果写入一目的寄存器。于是，以上述的指令序列范例而言，加载单元会执行加载指令以自存储器中提取操作数至第一寄存器，一算术逻辑单元会执行算术逻辑指令以对第一寄存器中的操作数执行算术逻辑运算(或许使用另一寄存器中的第二操作数来进行)并将结果写入第二寄存器，最后，储存单元会执行将第二寄存器中的结果写入存储器的储存指令。

使用不同加载/储存单元以及算术逻辑单元的优点是架构简单且速度快，然而，缺点是将结果通过寄存器在各个单元间所做的转送动作会耗用许多时间，这个问题的一部分可藉由转送总线而获得解决，转送总线会把一结果从一执行单元直接转送至另一执行单元而不需经由寄存器，但是，这仍然有时间被耗用的问题，意即转送过程中所发生的延迟(delay)情形。所被耗用的时间主要是取决于距离与阻容电路(RC circuit)时间常数的一函数，该距离是指信号在转送总线上来去不同执行单元之间所需的距离，而阻容电路时间常数是指关于该信号传输线(signal trace)的阻容电路时间常数。关于转送结果的延迟时间总计可达一或多个频率周期，视已知设计中执行单元的布设(layout)与所使用的制程技术而定。

发明内容

本发明的一实施例提供了一种超纯量(superscalar)管线(pipelined)微处理器。该超纯量管线微处理器包括了由该超纯量管线微处理器的一指令集架构所界定(define)的一寄存器集合、一高速缓存、多个执行单元、以及耦接至上述高速缓存的一加载单元。上述加载单元是不同于该超纯量管线微处理器的其它执行单元，且上述加载单元包括一算术逻辑单元。上述加载单元是用以接收一第一指令，上述第一指令是指定(specify)一第一来源操作数的一第一存储器地址、在上述第一来源操作数上执行并产生一结果的一运算、以及上述寄存器集合中用以储存上述结果的一第一目的寄存器。上述加载单元亦用以自上述高速缓存读取上述第一来源操作数。上述算术逻辑单元是用以在上述第一来源操作数上执行上述运算以产生上述结果，而非将上述第一来源操作数转送(forward)至该超纯量管线微处理器的其它执行单元的任一者以在上述第一来源操作数上执行上述运算以产生上述结果。上述加载单元更用以输出上述结果以供后续引退(retirement)至上述第一目的寄存器的用。