[发明专利]用于制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造领域，且具体而言，涉及一种用于制作半导体器件的方法。

背景技术

目前，等离子体蚀刻工艺作为一种半导体制造工艺而被广泛用于定义硅集成电路的结构。在铜互连工艺中，由于铜较难蚀刻，所以通常利用等离子体蚀刻工艺在层间介电层(ILD)中蚀刻出通孔或沟槽以将金属填入其中从而实现导电性互连(大马士革法)。

随着IC制造向亚45nm及以下发展，互连延迟成为提高集成电路(IC)的速度和性能的一个主要限制因素。众所周知，在半导体制造工艺中最小化互连延迟的方式之一是在制作IC期间使用低介电常数(低k)材料来减小互连电容。因而，近年来，低k材料(k＜3)已经逐渐取代介电常数相对较高的绝缘材料(如，二氧化硅等)而被用作半导体器件的金属层间介电层(IMD)。另外，为了进一步减小绝缘材料的介电常数，可以使用其中形成有孔的超低k材料(k＜2.45)，例如，黑钻(BD)等。这种低k材料层可通过类似于涂覆光致抗蚀剂(PR)的旋涂法或化学气相沉积(CVD)法来形成，因而易于与现有的半导体制造工艺兼容。

然而，尽管低k材料由于具有上述诸多优点而广泛用于半导体制造工艺，但使用这种低k材料的半导体工艺仍然存在许多问题。首先，在半导体制造期间，低k材料层通常较之于传统的介电层要易于出现损伤，例如，其容易在用于对介电层进行构图的蚀刻工艺和等离子体灰化工艺期间受损，并且IMD的k值越低，则越容易受损。此外，某些低k材料在受损时，尤其是在构图工艺之后，容易吸水或者与会改变介电层的电属性的其他工艺污染物反应，从而导致低k材料的介电常数增大并因而失去其低k的优势。

图1是示出了根据现有技术的用于制作半导体器件的方法的流程图。首先，在步骤S101中，提供前端器件结构，所述前端器件结构包括半导体衬底和低k介电层。接着，在步骤S102中，在所述低k介电层的表面上形成TEOS保护层，该层是可选的而非必需的，用以在等离子体干法蚀刻过程中保护低k介电层的表面不受等离子体轰击损伤。然后，在步骤S103中，在所述TEOS保护层的表面上形成抗反射涂层。接着，在步骤S104中，在所述抗反射涂层的表面上形成光致抗蚀剂层，并且使其形成图案。然后，在步骤S 105中，以所述光致抗蚀剂层作为掩膜，蚀刻所述抗反射涂层、所述TEOS保护层和所述低k介电层。最后，在步骤S106中，去除所述光致抗蚀剂层和所述抗反射涂层。

常规上，采用等离子体干法灰化工艺从包含低k材料层的半导体器件中去除蚀刻后残留的光致抗蚀剂等，并且通常采用包含O₂、O₂/H₂O或CO₂的气体作为灰化剂。由于诸如黑钻这类常用的低k材料中含有C和H元素，并且k值越低则C和H的含量越高，而这些元素又容易与灰化剂中的氧发生反应生成气态生成物，因而在低k材料的侧壁会发生改性或者回缩(pull-back)，从而导致沟槽剖面形貌不佳，并且使半导体器件的整体电学性能变差。

因此，需要一种用于制作半导体器件的方法，期望该方法能够减小等离子体灰化工艺过程中对低k介电层造成的损伤，以改善半导体器件的整体电学性能。此外，还期望该方法能够与传统CMOS制造工艺兼容，以降低制造成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决如上所述在等离子体灰化工艺过程中会对低k介电层造成损伤的问题，本发明提供一种用于制作半导体器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有前端器件结构，并且在所述前端器件结构上形成有低介电常数介电层；在所述低介电常数介电层上形成具有图案的掩蔽层；以所述掩蔽层作为掩膜，蚀刻所述低介电常数介电层，以露出所述低介电常数介电层的至少一部分侧壁；用气体对所述至少一部分侧壁进行吹扫；以及去除所述掩蔽层。

优选地，所述低介电常数介电层的介电常数小于3。

优选地，所述低介电常数介电层的厚度为1000～5000

优选地，所述掩蔽层是光致抗蚀剂层。

优选地，所述光致抗蚀剂层是通过旋涂法涂覆而形成的，并且其厚度为2000～6000