[发明专利]地址延迟电路

权利要求书

1.一种地址延迟电路，包括：

控制时钟延迟模块，所述控制时钟延迟模块被配置为响应于第一输入控制信号而接收时钟作为第一控制时钟，并在经过所述第一控制时钟的预定数量的周期之后将外部地址输出作为第一延迟地址；

控制时钟输入选择延迟模块，所述控制时钟输入选择延迟模块被配置为响应于第二输入控制信号来接收所述时钟作为第二控制时钟，响应于所述第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址，并在经过所述第二控制时钟的预定数量的周期之后将选中的地址输出作为第二延迟地址；以及

控制时钟输入/输出选择延迟模块，所述控制时钟输入/输出选择延迟模块被配置为接收所述时钟，响应于所述第二输入控制信号选择是接收所述外部地址还是接收所述第二延迟地址，并在经过所述时钟的预定数量的周期之后将选中的地址输出作为内部地址，

其中，所述时钟的周期的预定数量根据输出控制信号来确定。

2.如权利要求1所述的地址延迟电路，其中，所述控制时钟延迟模块包括：

时钟控制单元，所述时钟控制单元被配置为在所述第一输入控制信号被使能时输出所述时钟作为所述第一控制时钟，而在所述第一输入控制信号被禁止时将所述第一控制时钟保持为特定的电平；以及

延迟单元，所述延迟单元被配置为在经过所述第一控制时钟的预定数量的周期之后将所述外部地址输出作为所述第一延迟地址。

3.如权利要求2所述的地址延迟电路，其中，所述延迟单元包括串联耦合的多个触发器，所述多个触发器响应于所述第一控制时钟接收并储存输入信号以及将所储存的信号输出。

4.如权利要求3所述的地址延迟电路，其中，所述第一控制时钟的周期的预定数量与所述多个触发器的数量相对应。

5.如权利要求1所述的地址延迟电路，其中，所述控制时钟输入选择延迟模块包括：

时钟控制单元，所述时钟控制单元被配置为在所述第二输入控制信号被使能时将所述时钟输出作为所述第二控制时钟，而在所述第二输入控制信号被禁止时将所述第二控制时钟保持为特定的电平；以及

输入选择延迟单元，所述输入选择延迟单元被配置为响应于所述第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址，并在经过所述第二控制时钟的预定数量的周期之后将选中的地址输出作为所述第二延迟地址。

6.如权利要求5所述的地址延迟电路，其中所述输入选择延迟单元包括串联耦合的多个触发器，所述多个触发器响应于所述第二控制时钟接收并储存输入信号以及将所储存的信号输出。

7.如权利要求6所述的地址延迟电路，其中，所述第二控制时钟的周期的预定数量与所述多个触发器的数量相对应。