[发明专利]地址延迟电路

说明书

相关申请的交叉引用

本申请要求2010年2月26日在韩国知识产权局提交的韩国申请No.10-2010-0017780的优先权，其全部内容通过引用包含在本文中。

技术领域

本申请涉及半导体集成电路，更具体地说，涉及地址延迟电路。

背景技术

半导体存储装置与时钟同步地操作，且半导体存储装置的内部电路也被设计为与时钟同步地操作。

从半导体存储装置的外部输入并要用作内部信号的所有外部信号与半导体存储装置中的时钟同步。

输入到半导体存储装置的外部地址也与时钟同步并被转换为内部地址。根据半导体存储装置的操作模式例如读取操作或写入操作，被如此转换的内部地址在经过延迟后被使用。

图1是半导体存储装置的一种典型的地址延迟电路的框图。参见图1，该典型的地址延迟电路包括延迟单元10、输入选择延迟单元20和输入/输出选择延迟单元30。

延迟单元10包括用于响应于时钟CLK接收并输出输入信号且串联耦合的多个触发器(未示出)。因此，外部地址add<0:3>在经过时钟CLK的几个周期之后被输出作为第一延迟地址add_d1<0:3>，其中，所经过的时钟CLK的周期数量与延迟单元10中串联耦合的触发器的数量相对应。

虽然输入选择延迟单元20具有与延迟单元10类似的结构，但是输入选择延迟单元20被配置为响应于第一输入控制信号ctrl_in1而选择性地接收第一延迟地址add_d1<0:3>或外部地址add<0:3>。输入选择延迟单元20响应于第一输入控制信号ctrl_in1来选择第一延迟地址add_d1<0:3>或外部地址add<0:3>，并在经过时钟CLK的几个周期之后将选中的地址输出作为第二延迟地址add_d2<0:3>，其中，所经过的时钟CLK的周期数量与输入选择延迟单元20中的触发器(未示出)的数量相对应。

输入/输出选择延迟单元30被配置为响应于第二输入控制信号ctrl_in2而选择性地接收第二延迟地址add_d2<0:3>或外部地址add<0:3>，并且响应于外部控制信号ctrl_out<0:2>来确定要将所接收的地址被输出作为内部地址add_int<0:3>时所要经过的触发器(未示出)的数量。

如上述配置的半导体存储装置的典型的地址延迟电路的操作如下所述。

延迟单元10根据延迟单元10中触发器的数量来将外部地址add<0:3>延迟并产生第一延迟地址add_d1<0:3>。

输入选择延迟单元20响应于第一输入控制信号ctrl_in1而选择性地接收外部地址add<0:3>或第一延迟地址add_d1<0:3>。此外，输入选择延迟单元20与输入选择延迟单元20中的触发器数量相对应地将选择性地接收的地址延迟并产生第二延迟地址add_d2<0:3>。

输入/输出选择延迟单元30响应于第二输入控制信号ctrl_in2而选择性地接收第二延迟地址add_d2<0:3>或外部地址add<0:3>。此外，输入/输出选择延迟单元30响应于输出控制信号ctrl_out<0:2>来确定将所接收的地址延迟时所要经过的触发器的数量，并将延迟的地址输出作为内部地址add_int<0:3>。

参见图2，输入/输出选择延迟单元30包括输入/输出选择触发器31、第一输出选择触发器32和第二输出选择触发器33。

输入/输出选择触发器31响应于第二输入控制信号ctrl_in2来选择第二延迟地址add_d2<0:3>或外部地址add<0:3>，并根据时钟CLK接收并储存所选中的地址。输入/输出选择触发器31响应于输出控制信号ctrl_out<0>来选择是将储存的地址输出给第一输出选择触发器32还是将储存的地址输出作为内部地址add_int<0:3>，并根据时钟CLK将储存的地址经由上述选择的路径输出。

第一输出选择触发器32响应于输出控制信号ctrl_out<1>来选择是将输入/输出选择触发器31的输出向第二输出选择触发器33输出还是将输入/输出选择触发器31的输出作为内部地址add_int<0:3>输出，并根据时钟CLK将输入/输出选择触发器31的输出经由上述选择的路径输出。