[发明专利]芯片尺寸封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，特别是涉及一种芯片尺寸封装件及其制法。

背景技术

随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。

美国专利第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427号公开了一种传统的CSP结构，是直接在芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的焊垫至所欲位置。

然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够表面以安置更多数量的焊球来与外界电性连接。

鉴此，美国专利第6,271,469号公开一种晶圆级芯片尺寸封装件WLCSP(Wafer Level CSP)的制法，是在芯片上形成增层的封装件，可提供较为充足的表面区域以承载较多的输入/输出端或焊球。

如图1A所示，准备一胶膜11，并将多个芯片12以作用面121粘贴于该胶膜11上，该胶膜11例如为热感应胶膜；如图1B所示，进行封装模压工艺，利用一如环氧树脂的封装胶体13包覆住芯片12的非作用面122及侧面，再加热移除该胶膜11，以外露出该芯片作用面121；如图1C所示，然后利用重布线(RDL)技术，敷设一介电层14于芯片的作用面121及封装胶体13的表面上，并开设多个贯穿介电层14的开口以露出芯片上的焊垫120，接着在该介电层14上形成线路层15，并使线路层15电性连接至焊垫120，再于线路层15上敷设拒焊层16及线路层预定位置植设焊球17，之后进行切割作业。

通过前述工艺，因包覆芯片的封装胶体的表面可提供较芯片作用面大的表面区域而能安置较多焊球以有效达成与外界的电性连接。

然而，上述工艺的缺点在于将芯片以作用面粘贴于胶膜上而固定的方式，常因胶膜在制造工艺中受热而发生伸缩问题，造成粘置于胶膜上的芯片位置发生偏移，甚至在封装模压时因胶膜受热软化而造成芯片位移，如此导致后续在重布线工艺时，线路层无法连接到芯片焊垫上而造成电性不良。再者，此工艺中所使用胶膜为消耗性材料，造成制造成本的增加。

另外，请参阅图2，在前述封装模压时，因胶膜11遇热软化，封装胶体13易发生溢胶130至芯片作用面121，甚或污染焊垫120，造成后续重布线工艺的线路层与芯片焊垫接触不良，而导致废品问题。

再者，请参阅图3A，前述封装模压工艺仅通过胶膜11支撑多个芯片12，该胶膜11及封装胶体13易发生严重翘曲(warpage)110问题，尤其是当封装胶体13的厚度很薄时，翘曲问题更为严重，从而导致后续重布线工艺时，在芯片上涂布介电层时会有厚度不均问题；如此即需要额外再提供一硬质载具18(如图3B所示)，以将封装胶体13通过一粘胶19固定在该硬质载具18来进行整平；如此不仅造成工艺复杂，且增加许多制造成本，同时在完成重布线工艺而移除该载具时，易发生在封装胶体上会有先前固定在载具上的粘胶190残留问题(如图3C所示)。其它相关现有技术的公开如美国专利第6,498,387、6,586,822、7,019,406及7,238,602号。

因此，如何提供一种芯片尺寸封装件及制法，从而能确保线路层与焊垫间的电性连接品质，并提升产品的可靠度，减少制造成本，实为一重要课题。

发明内容

有鉴于上述现有技术的缺点，本发明的主要目的是为避免现有技术将芯片作用面直接粘置于胶膜上而产生受热软化、封装胶体溢胶及芯片偏移与污染的问题。

本发明的另一目的是为了避免现有制造工艺中使用胶膜易发生翘曲的问题。

为达到上述目的，本发明提供一种芯片尺寸封装件的制法，包括：提供多个具相对作用面及非作用面的芯片及一透明载具，该芯片作用面上设有多个焊垫，在该芯片作用面上覆盖有保护层，将该芯片通过其非作用面而固定于该透明载具上；以第一包覆层包覆该芯片并外露出该芯片作用面上的保护层；移除该保护层以外露出该芯片作用面；在该芯片作用面及第一包覆层上设置介电层，并使该介电层形成开口以外露出该焊垫；以及在该介电层上形成线路层，并使该线路层电性连接至该焊垫。