[发明专利]针对嵌入式存储器优化的EEPROM存储器体系架构

权利要求书

1.一种电可擦除可编程存储器(MEM，MEM1，MEM2，MEM3)，包括：

数行存储单元(MC)，其被配置成存储N比特位的字，

位线(BL)和字线(WL)，

以及，其中存储单元包括：

选择晶体管(ST)，其具有连接到字线的控制端(G)和连接到位线的传导端(D)，和

浮栅晶体管(FGT)，其具有用于接收擦除电压(Vpp)的控制栅极端(G)，其特征在于，存储单元行包括：

第一组(G1)存储单元，用于存储集中可擦除字，和

至少一个第二组(G2)存储单元，用于存储一个单独可擦除字。

2.根据权利要求1的电可擦除可编程存储器，其中第一组(G1)存储单元包括2^m个集中可擦除字，m是至少等于3的整数。

3.根据权利要求1或2之一的电可擦除可编程存储器，其中：

第一组(G1)的存储单元使得它们的浮栅晶体管(FGT)的控制栅极端(G)互连或电链接，以及

第二组(G2)的存储单元使得它们的浮栅晶体管的控制栅极端互连或电链接，并且不与第一组的存储单元的浮栅端互连或电链接。

4.根据权利要求1-3之一的电可擦除可编程存储器，其中：

行中第一组(G1)的存储单元(MC)的浮栅晶体管(FGT)的控制栅极端(G)经由第一控制栅极晶体管(CGT1)链接到第一公共控制栅极线(CGL1)，以及

行中第二组(G2)的存储单元的浮栅晶体管的控制栅极端经由第二控制栅极晶体管(CGT2)链接到第二公共控制栅极线(CGL2)。

5.根据权利要求1-4之一的电可擦除可编程存储器，包括用于驱动存储器的字线(WL)的行解码器(RDEC2)，并且其中：

行中第一组(G1)的存储单元(MC)的所有浮栅晶体管(FGT)的控制栅极端(G)连接到由行解码器驱动的第一公共控制栅极线(CGL1)，和

行中第二组(G2)的存储单元的所有浮栅晶体管的控制栅极端连接到与第一控制栅极线不同且由行解码器驱动的第二公共控制栅极线(CGL2)。

6.根据权利要求1-5之一的电可擦除可编程存储器，包括行选择装置(RDEC1，RDEC2)和擦除控制装置(CGLT1，CGLT2，RDEC2)，其被配置成同时擦除选定行的第一组(G1)的存储单元(MC)而不擦除该选定行的第二组(G2)的存储单元，或者被配置成同时擦除选定行的第二组的存储单元而不擦除该选定行的第一组的存储单元。

7.根据权利要求1-6之一的电可擦除可编程存储器，包括用于读取存储单元(MC)的读出放大器(SA)，其中存储行中不同字的相同等级的比特位的存储单元，不管它们属于哪一组，都经由相邻的位线(BL)而链接到相同的读出放大器。

8.根据权利要求7的电可擦除可编程存储器，其中：

存储单元(MC)行，包括：

第一组(G1)的相邻存储单元的子组(SG)，

与第一组的存储单元的子组交替布置的第二组(G2)的存储单元，并且其中

每一读出放大器(SA)链接到第一组的存储单元的一个子组的相邻存储单元以及链接到第二组的一个存储单元。

9.根据权利要求8的电可擦除可编程存储器，包括：

第一组(G1)的存储单元(MC)的每一子组(SG)的一个第一控制栅极晶体管(CGT1)，以及

第二组(G2)的每一存储单元的一个第二控制栅极晶体管(CGT2)。

10.根据权利要求8的电可擦除可编程存储器，包括：

第一组(G1)存储单元(MC)的每两个子组(SG)的一个第一控制栅极晶体管(CGT1)，以及

第二组(G2)的每两个存储单元的一个第二控制栅极晶体管(CGT2)。

11.根据权利要求7-10之一的电可擦除可编程存储器，其中每一读出放大器(SA)经由字选择晶体管(WST)而链接到位线。

12.一种半导体芯片上的集成电路(IC)，特征在于，其包括根据权利要求1-11之一的电可擦除可编程存储器(MEM，MEM1，MEM2，MEM3)。