[发明专利]半导体元件封装体、环结构、及制造半导体封装体的方法

说明书

技术领域

本发明涉及一种半导体封装体(semiconductor device package assembly)，且特别涉及一种倒装芯片封装的环结构(ring structure)。

背景技术

在微电子工业中，承载集成电路的芯片通常设置在封装载体(packagecarrier)上，其例如是基底、电路板、或导线架(leadframe)，其提供由芯片至封装体外部的导电连接。在一种称作倒装芯片封装设置(flip chip mounting)的封装配置中，芯片包括导电接点区域阵列(area array of electricallyconductive contacts)，即所熟知的接垫(bond pads)，其电性连接至基板上的对应的导电接点区域阵列，即所熟知的焊料凸块(solder bumps)。一般，将焊料凸块与接垫相接并进行回焊工艺(reflow process)而以焊点(solder joints)的方式在芯片与基底之间创造导电连接。倒装芯片封装设置的工艺会在芯片与基底之间造成空间(space)或间隙(gap)。

芯片与基底通常由具有不匹配的热膨胀系数(mismatched coefficients ofthermal expansion)的不同材质形成。因此，当加热时，芯片与基底经历明显不同的尺寸变化，其在芯片与基底之间的导电连接中造成显著的热致应力(thermal-induced stress)。若未补偿，热膨胀的不同可造成芯片性能下降、焊接点损坏、或封装失败。当芯片的尺寸增加时，芯片与基底之间的热膨胀系数不匹配效应变得更加显著。在堆叠裸片封装体(stacked die packages)中，裸片叠层与封装体之间的热膨胀系数不匹配可能较单一裸片封装体严重。堆叠裸片封装体的失败机制可能从焊接点损坏转移至裸片损坏。

为了增进倒装芯片封装体中导电连接的可靠度，在微电子工业中常在芯片与基底之间的间隙中填充封装材料或底胶(underfill)。底胶可增加封装体的疲劳寿命(fatigue life)，并通过减少在热循环期间(例如，温度变化)或当芯片与基底具有显著的温度差别时导电连接所经历的应力，而增进导电连接的可靠度。

为了进一步增进封装体的硬度，常在封装体中采用加固物(stiffeners)。加固物(亦有时称作“画框”)为一坚硬的类环状结构(rigid ring-like structure)，其由例如是金属的材质制成，具有大抵与封装基底相同的尺寸，并在中心具有一窗口而使芯片显露。加固物贴附于基底之上并围绕芯片以束缚基底，其是为了避免基底弯曲或其他相对于芯片的移动，这些移动可能由封装体封装期间的热循环、可靠度测试、或场运作(field operation)而造成。即使在倒装芯片封装体中使用加固物，但封装体仍可能遭遇某程度的弯曲。此外，因为基底在热循环、测试、或运作期间自然有弯曲的倾向，有时会弯曲成凸面形状(convex shape)，在基底贴附加固物可能使应力施加于基底上，因其被加固物所束缚。芯片或封装体中的弯曲与应力可能引起芯片性能下降与封装失败。

为了这些原因以及其他经由以下详细说明所显现的理由可知，业界亟需改良的倒装芯片封装体，其可克服或减轻以上所讨论的问题。

发明内容

为克服现有技术的缺陷，将讨论具有弯曲控制的倒装芯片封装体。本发明一或更多实施例提供一种半导体元件封装体包括：一封装基底；一芯片，连接至该封装基底；以及一环结构，连接至该封装基底，并横向围绕该芯片的周边而设置，而使该芯片的一表面露出，其中该环结构包括一或更多的压缩部件，每一该一或更多的压缩部件有压缩力地抵住该封装基底的一表面以抵抗或吸收该封装体中的应力。

本发明一或更多实施例提供一种环结构，用于具有连接至一封装基底的一裸片的倒装芯片封装中，该环结构包括：一本体，横向围绕该裸片的周边而设置而使该裸片的一表面露出；以及一或更多的压缩部件，与该本体一体成形，其中每一该一或更多的压缩部件有压缩力地抵住该封装基底的一表面以抵抗或吸收该封装体中的应力。

本发明一或更多实施例提供一种制造半导体封装体的方法，包括：提供一封装基底；将一芯片连接至该封装基底；以及将一环结构连接至该封装基底，该环结构横向围绕该芯片的周边而设置而使该芯片的一表面露出，其中该环结构包括一或更多的压缩部件，每一该一或更多的压缩部件有压缩力地抵住该封装基底的一表面以抵抗或吸收该封装体中的应力。