[发明专利]存储器电路以及具有该存储器电路的电压检测电路

说明书

技术领域

本发明涉及进行非易失性存储器元件中的数据的读出及写入的存储器电路以及具有该存储器电路的电压检测电路。

背景技术

近年来，非易失性存储器元件已被应用于各种电子设备中。

例如，虽未图示，但可将多个非易失性存储器元件配置为矩阵状。这里，在读出数据时，读出电路与非易失性存储器元件电连接来读出数据，当数据的读出结束时，读出电路与非易失性存储器元件断开。此时，读出的数据被锁存在读出电路中。

另外，如图10所示，适当将非易失性存储器元件的数据读出到IC(Integrated Circuit：集成电路)内部的电路中，以供在变更该电路的设定时使用。这里，非易失性存储器元件109～110构成一对。以非易失性存储器元件109为逻辑值“0”时非易失性存储器元件110为逻辑值“1”的方式，写入电路105将数据写入非易失性存储器元件109～110。读出电路106在预定的定时从非易失性存储器元件109～110中读出数据(例如，参照专利文献1)。

专利文献1：日本特开2008-123644号公报(图2)

但是，在现有技术中，存储器电路分别需要写入电路105以及读出电路106。因此，存储器电路的电路规模变大。

发明内容

本发明鉴于上述课题，提供电路规模小的存储器电路以及具有该存储器电路的电压检测电路。

本发明为了解决上述课题，提供一种进行非易失性存储器元件中的数据的读出及写入的存储器电路，其特征在于，该存储器电路具有：第一开关，其设置在第1信号的节点与第2信号的节点之间；第二导电型的第一MOS晶体管，其在针对所述非易失性存储器元件进行所述数据的加载时及写入时被控制为截止，在读出时被控制为导通，该第一MOS晶体管的源极与第二电源端子连接，漏极与所述第2信号的节点连接；第二导电型的第二MOS晶体管，其响应于第一电源电压的输入而导通，响应于第二电源电压的输入而截止，该第二MOS晶体管的栅极与所述第2信号的节点连接，源极与第二电源端子连接，漏极与反相器的输入端子连接；第二导电型的第三MOS晶体管，其在加载时及写入时被控制为截止，在读出时被控制为导通，该第三MOS晶体管的源极经由电流源与第二电源端子连接，漏极与所述反相器的输入端子连接；第一导电型的所述非易失性存储器元件，该非易失性存储器元件的源极与第一电源端子连接；第一导电型的第四MOS晶体管，该第四MOS晶体管的源极与第一电源端子连接；第一导电型的第五MOS晶体管，该第五MOS晶体管的源极与所述非易失性存储器元件以及所述第四MOS晶体管的漏极连接，漏极与所述反相器的输入端子连接；所述反相器；第一控制电路，其控制所述第四MOS晶体管，以使所述第四MOS晶体管在加载时导通，在写入时及读出时截止；以及第二控制电路，其控制所述第五MOS晶体管，以使所述第五MOS晶体管在加载时响应于第一电源电压的输入而截止、响应于第二电源电压的输入而导通，且使所述第五MOS晶体管在写入时及读出时导通。

在本发明中，因为不需要另外设置写入电路，所以存储器电路的电路规模变小。

附图说明

图1是示出存储器电路的图。

图2是示出存储器电路的动作的时序图。

图3是示出计数器的框图。

图4是示出计数器的动作的时序图。

图5是示出电压检测电路的框图。

图6是示出分压电路的图。

图7是用于说明分压电路的分压比设定方法的第一时序图。

图8是用于说明分压电路的分压比设定方法的第二时序图。

图9是用于说明分压电路的分压比设定方法的第三时序图。

图10是示出现有的存储器电路的框图。

标号说明

1存储器电路

2～5“与”电路

6～8“或”电路

9～11反相器

12“或非”电路

14～17开关

21～23NMOS晶体管

26～27PMOS晶体管

28非易失性存储器元件

30电流源

具体实施方式

下面，参照附图对本发明的实施方式进行说明。

首先，对存储器电路的结构进行说明。图1是示出存储器电路的图。

存储器电路1具有：“与”电路2～5、“或”电路6～8、反相器9～11、“或非”电路12、开关14～17、NMOS晶体管21～23、PMOS晶体管26～27、非易失性存储器元件28以及电流源30。