[发明专利]倍频系统及实现倍频的方法

说明书

技术领域

本发明涉及一种电子系统，尤指一种能够获得高频时钟且稳定的速度较快的倍频系统及实现倍频的方法。

背景技术

在实际应用中，会出现晶振的谐振频率低于应用需求的情况，此时，为了获得高频时钟，通常需要使用倍频电路。

传统的倍频电路一般通过锁相环来实现，然而由于滤波电路的存在，使得一般倍频电路面积较大，功耗也不低。而使用延迟线多相合成技术来实现倍频电路也同样需要反馈锁定和滤波电路，且效果比锁相环要差。因此有必要提供一种能够获得高频时钟、稳定的速度较快且能够节约面积的倍频系统及实现倍频的方法。

发明内容

鉴于以上内容，有必要提供一种能够获得高频时钟、稳定的速度较快且能够节约面积的倍频系统及实现倍频的方法。

一种倍频系统，用于对一输入时钟进行处理后输出一N倍频的单相时钟，其中N大于等于2，所述倍频系统包括一接收所述输入时钟的分频器、一与所述分频器相连的插值器、一与所述插值器相连的相位均衡器及一与所述相位均衡器相连的组合逻辑电路，所述分频器输出两相频率为所述输入时钟一半频率的正交时钟至所述插值器，所述插值器输出2N相时钟至所述相位均衡器，所述相位均衡器对所述2N相时钟之间的相位差进行均匀化，所述组合逻辑电路将均匀化后的2N相时钟合成为N倍频的单相时钟。

一种实现倍频的方法，其包括以下步骤：

一分频器接收一输入时钟，并输出两相频率为所述输入时钟一半频率的正交时钟至一插值器；

所述插值器输出2N相时钟至一相位均衡器，其中N大于等于2；

所述相位均衡器对所述2N相时钟之间的相位差进行均匀化后输出至一组合逻辑电路；及

所述组合逻辑电路将所述相位均衡器输出的2N相时钟合成为N倍频的单相时钟。

相对现有技术，本发明倍频系统及实现倍频的方法无需反馈电路，使得该倍频系统稳定的速度较快且能够节约面积、减小功耗。

附图说明

图1为本发明倍频系统较佳实施方式的系统框图。

图2为本发明倍频系统较佳实施方式对应的电路图。

图3为本发明实现倍频的方法较佳实施方式的流程图。

具体实施方式

请参阅图1，本发明倍频系统较佳实施方式包括一时钟信号输入端CLKIN、一连接该时钟信号输入端CLKIN的分频器、一连接该分频器的插值器、一连接该插值器的相位均衡器、一连接该相位均衡器的组合逻辑电路及一连接该组合逻辑电路的时钟信号输出端CLKOUT。

该分频器用于获得输入时钟一半频率的两相正交时钟，即0度与90度相位的时钟；该插值器用于获得合成相位所需要的2N相时钟，其中N代表想要获得N倍频的时钟，N≥2，该2N相时钟分别为0度、∏/2N度、2∏/2N度、3∏/2N度......(2N-1)∏/2N相位的时钟；该相位均衡器用于对插值器输出的多相时钟中的各相时钟的相对延时进行优化，即对各相时钟之间的相位差进行均匀化，从而使得各相时钟的相对延时保持一致；该组合逻辑电路采用对称的逻辑电路结构，用于将多相时钟转换合成为N倍频的单相时钟。

请参阅图2，图2为本发明倍频系统较佳实施方式对应的电路图。其中，该时钟信号输入端CLKIN包括一对差分时钟信号端CKIP、CKIN，该时钟信号输出端CLKOUT包括一对差分时钟信号输出端CKOP、CKON。该分频器包括一连接该对差分时钟信号端CKIP、CKIN的分频单元DIV及一与该分频单元DIV相连的缓冲器BUF，该分频单元DIV的电源端与该缓冲器BUF的电源端共同连接一电源信号端VD，该缓冲器BUF的其中两端连接一对偏置信号端CP、CN，该分频单元DIV的接地端与该缓冲器BUF的接地端共同连接一接地信号端VS。该插值器包括若干插值单元INTP及对应的相同数量的缓冲器BUF，每一插值单元INTP的输入端与分频器中的缓冲器BUF的输出端相连，每一插值单元INTP的输出端分别与对应的插值器的缓冲器BUF输入端相连，每一插值单元INTP及每一缓冲器BUF均与该对偏置信号端CP、CN、电源信号端VD及接地信号端VS相连。该相位均衡器包括若干混频器MIXER及与每一混频器MIXER的输出端对应连接的缓冲器BUF，每一混频器MIXER的输入端与插值器中对应的缓冲器BUF的输出端相连，每一混频器MIXER的输出端还与其中另一混频器MIXER的输入端相连，从而形成反馈。该组合逻辑电路包括一逻辑单元LOGIC，该逻辑单元LOGIC的输入端与相位均衡器中每一缓冲器BUF的输出端相连，该逻辑单元LOGIC的输出端与该对差分时钟信号输出端CLOP、CKON相连。