[发明专利]非易失性存储器件和系统及非易失性存储器件编程方法

说明书

相关申请的交叉引用

本申请要求于2009年8月24日向韩国知识产权局提交的韩国专利申请No.10-2009-0078195的优先权，其全部内容通过引用而被合并于此。

技术领域

这里描述的本发明构思涉及非易失性存储器件和在该非易失性存储器件中执行的编程方法，更具体地，涉及包括多电平单元(MLC)存储单元的非易失性闪速存储器件和在该非易失性闪速存储器件中执行的编程方法。

背景技术

图1示意地示出了其中多个非易失性存储器单元MC<1:9>耦接在字线WL<m+1:m-1>和位线BL<n+1:n-1>的各个交叉处的存储单元阵列。多电平单元(MLC)存储器件的特征在于在每一个单个存储单元中编程两个(2)或多个比特的存储数据。在N比特MLC闪速存储器件(其中N为正整数)的情况下，这通过将每个存储单元MC的阈值电压(例如通过福勒-诺德海姆(Fowler-Nordheim)隧道)设置在2^N个阈值分布之一内来实现。

图2是示出了编程3比特MLC闪速存储器件的示例的示意图。一般地，编程N比特MLC存储单元包括N个编程步骤的序列，即，MLC存储单元的每个比特一个编程步骤。因而，在图2的3比特MLC编程的情况下，执行三(3)个编程步骤的序列，即最低有效位(LSB)编程、中间有效位(CSB)编程和最高有效位(MSB)编程。

闪速存储器件的特征部分在于在写入之前被擦除。这显示在图2的上方，其中MLC存储单元的初始编程状态是具有最低的阈值电压(Vth)分布的擦除状态E。在第一LSB编程步骤中，MLC存储单元的阈值电压(Vth)被设置为擦除状态E或编程状态LP之一。在第二CSB编程步骤中，MLC存储单元的阈值电压(Vth)被设置为擦除状态E或(基于擦除状态E的)编程状态CP1之一，或被设置为(基于编程状态LP的)编程状态CP2或CP3之一。在第三MSB编程步骤中，阈值电压(Vth)被设置为擦除状态E或(基于擦除状态E的)编程状态P1之一、或被设置为(基于编程状态CP1的)编程状态P2或P3之一、或被设置为(基于编程状态CP2的)编程状态P4或P5之一、或被设置为(基于编程状态CP3的)编程状态P6或P7之一。

根据在每个单元中存储2比特数据的MLC编程方法，每个存储单元具有这些状态之一：‘11’、‘10’、‘01’和‘00’。具有状态‘11’的存储单元是擦除单元并且具有最低的阈值电压。具有状态‘10’、‘01’和‘00’之一的存储单元是编程单元，并且具有比具有状态‘11’的单元更高的阈值电压。另一方面，根据在每个单元中存储3比特数据的MLC编程方法，每个存储单元具有这些状态之一：‘111’、‘110’、‘101’、‘100’、‘011’、‘010’、‘001’和‘000’。具有状态‘111’的存储单元是擦除单元并且具有最低的阈值电压。处于其它状态中的存储单元是编程单元，并且具有比具有状态‘111’的单元更高的阈值电压。

一般地，MLC存储单元的每个比特具有单独的页地址。例如，在2比特MLC存储单元中，字线的单元的存储的LSB比特构成第一页数据，该字线的单元的存储的MSB比特构成第二页数据。因而，连接到给定字线的N比特MLC存储单元(其中，N是2或更大)存储N页数据。在编程操作中，按照逐页顺序从LSB到MSB编程数据，即，按照第一页、第二页、...、第(N-1)页、第N页的次序。

MLC存储器件已经应较高集成度的要求而发展。但是，从图2看出，MLC存储单元的阈值电压分布之间的间隙随着比特数(N)的增加而减小，这对读出裕度会有负面影响。此外，存储芯片正在物理上以日益较高的密度集成，这可能产生由编程期间存储单元之间的耦合效应引起的问题。例如，参考图1的存储单元阵列，存储单元MC5的编程可能改变相邻存储单元MC2和/或MC8的阈值电压分布。这还会负面地影响读出裕度。

发明内容

根据本发明构思的一方面，提供一种对包括N比特多电平单元(MLC)存储单元的非易失性存储器进行编程的方法，其中N是2或更大的整数。该方法包括使用递增步长脉冲编程(ISPP)方法执行第一至第(N-1)页编程操作，以将第一至第(N-1)数据页编程在该MLC存储单元中，其中第一至第(N-1)页编程操作的每一个包括该MLC存储单元当中的擦除单元的擦除编程。该方法还包括使用该ISPP方法执行第N页编程操作，以将第N数据页编程在该MLC存储单元中。