[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，包括：

时钟传送单元，所述时钟传送单元被配置为基于操作模式而选择性地输出数据选通时钟信号或相位校正时钟信号；以及

数据锁存单元，所述数据锁存单元被配置为在从所述时钟传送单元所输出的时钟信号的控制下锁存数据信号。

2.如权利要求1所述的半导体存储装置，其中，所述时钟传送单元被配置为在正常模式下输出所述数据选通时钟信号或者在测试模式下输出所述相位校正时钟信号。

3.如权利要求1所述的半导体存储装置，其中，所述数据选通时钟信号是从外部提供的。

4.如权利要求3所述的半导体存储装置，其中，所述相位校正时钟信号是由延迟锁定环产生的。

5.如权利要求3所述的半导体存储装置，其中，所述相位校正时钟信号是由锁相环产生的。

6.如权利要求1所述的半导体存储装置，其中，所述时钟传送单元包括：

第一开关部，所述第一开关部被配置为在时钟选择信号的控制下向输出端子输出所述相位校正时钟信号；

第二开关部，所述第二开关部被配置为在所述时钟选择信号的控制下向所述输出端子输出所述数据选通时钟信号；和

时钟驱动部，所述时钟驱动部被配置为对输出至所述输出端子的所述时钟信号进行驱动作为数据时钟信号和数据时钟取反信号，

其中，在所述时钟选择信号的控制下，所述第一开关部和所述第二开关部中的一个被选择性地接通。

7.如权利要求1所述的半导体存储装置，其中，所述数据锁存单元被配置为在从所述时钟传送单元所输出的时钟信号的控制下锁存被顺序施加的多个数据信号，并在锁存了全部所述多个数据信号之后向数据传送线输出所述多个数据信号。

8.一种半导体存储装置，包括：

时钟相位校正单元，所述时钟相位校正单元被配置为接收时钟信号并输出具有超前了时钟传送路径的延迟量的相位的相位校正时钟信号；

时钟传送单元，所述时钟传送单元被配置为基于操作模式而选择地输出经数据选通传送路径而接收的数据选通时钟信号或者输出经所述时钟传送路径而接收的所述相位校正时钟信号，所述数据选通传送路径的延迟量小于所述时钟传送路径的延迟量；以及

数据锁存单元，所述数据锁存单元配置为在从所述时钟传送单元所输出的时钟信号的控制下锁存数据信号。

9.如权利要求8所述的半导体存储装置，还包括：

时钟输入缓冲单元，所述时钟输入缓冲单元被配置为缓冲外部时钟信号并输出所述时钟信号；以及

数据选通输入缓冲单元，所述数据选通输入缓冲单元被配置为缓冲外部数据选通时钟信号并输出所述数据选通时钟信号。

10.如权利要求8所述的半导体存储装置，其中，所述时钟传送单元被配置为在正常模式下输出所述数据选通时钟信号，而在测试模式下输出所述相位校正时钟信号。

11.如权利要求8所述的半导体存储装置，其中，所述时钟相位校正单元包括延迟锁定环。

12.如权利要求8所述的半导体存储装置，其中，所述时钟相位校正单元包括锁相环。

13.如权利要求8所述的半导体存储装置，其中，所述时钟传送单元包括：

第一开关部，所述第一开关部被配置为在时钟选择信号的控制下向输出端子输出所述相位校正时钟信号；

第二开关部，所述第二开关部被配置为在所述时钟选择信号的控制下向所述输出端子输出所述数据选通时钟信号；和

时钟驱动部，所述时钟驱动部被配置为对输出至所述输出端子的所述时钟信号进行驱动作为数据时钟信号和数据时钟取反信号，

其中，在所述时钟选择信号的控制下，所述第一开关部和所述第二开关部中的一个被选择性地接通。

14.如权利要求8所述的半导体存储装置，其中，所述数据锁存单元被配置为在从所述时钟传送单元所输出的时钟信号的控制下锁存被顺序施加的多个数据信号，并向数据传送线输出在锁存了全部所述多个数据信号之后锁存的所述多个数据信号。