[发明专利]半导体存储装置

说明书

相关申请的交叉引用

本申请要求于2010年4月30日提交的申请号为10-2010-0040663的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及半导体存储装置，更具体而言，涉及用于锁存数据的技术。

背景技术

半导体存储装置通常基于外部提供的时钟信号来操作。由于输入至半导体存储装置的外部时钟信号在存储装置内部被延迟，因此当使用延迟的时钟信号来输出数据时，输出数据常常与外部时钟信号不同步。因此，通常使用诸如延迟锁定环(DLL)或锁相环(PLL)的时钟相位校正电路来补偿与外部时钟信号的定时差异。

另一方面，与数据选通时钟信号的上升沿和下降沿同步地顺序输入至半导体存储装置的多个数据信号由数据锁存器锁存，并且经数据传送线传送至存储器单元(memory cell)。数据选通时钟信号是通过在数据选通输入缓冲器中对外部数据选通时钟信号进行缓冲而产生的。作为参考，外部数据选通时钟信号和数据信号从外部控制器和测试设备传送至半导体存储装置。

由于测试设备的通道数量有限，为了同时测量大量的半导体存储装置，必须减少用于单个半导体存储装置的通道数量。相应地，半导体存储装置在测试模式下不接收外部数据选通时钟信号，并且半导体存储装置使用通过将外部时钟信号缓冲而得到的时钟信号而在数据锁存器中锁存数据信号。外部时钟信号由时钟输入缓冲器缓冲，并作为时钟信号而经时钟传送路径输出至数据锁存器。经时钟传送路径传送的时钟信号被延迟了预定的量而到达数据锁存器。因此，当时钟信号的频率增加并以高速来传送数据信号时，可能无法保证数据锁存器锁存数据信号的定时余量。

发明内容

在本发明的一个实施例中，提供一种半导体存储装置，包括：时钟传送单元，所述时钟传送单元被配置为基于操作模式而选择性地输出数据选通时钟信号或相位校正时钟信号；和数据锁存单元，所述数据锁存单元被配置为在从时钟传送单元所输出的时钟信号的控制下锁存多个数据信号。

在本发明的另一个实施例中，提供一种半导体存储装置，包括：时钟相位校正单元，所述时钟相位校正单元被配置为接收时钟信号并输出具有超前了时钟传送路径的延迟量的相位的相位校正时钟信号；时钟传送单元，所述时钟传送单元被配置为基于操作模式而选择地输出经数据选通传送路径而接收的数据选通时钟信号或者输出经时钟传送路径而接收的相位校正时钟信号，所述数据选通传送路径的延迟量小于时钟传送路径的延迟量；以及数据锁存单元，所述数据锁存单元配置为在从时钟传送单元所输出的时钟信号的控制下锁存多个数据信号。

附图说明

结合附图说明本发明的特征、方面和实施例，其中：

图1是根据一个实施例的半导体存储装置的示意图；以及

图2是根据一个实施例的时钟传送单元的结构图。

具体实施方式

以下将在示例性的实施例中结合附图来描述根据本发明的半导体存储装置。

图1是根据一个实施例的半导体存储装置的示意图。

为了清楚地描述本发明的技术原理，简化了根据实施例的半导体存储装置。

参见图1，半导体存储装置包括时钟输入缓冲单元10、时钟相位校正单元20、数据选通输入缓冲单元30、时钟传送单元40、数据锁存单元50、以及存储单元(memory unit)60。在一个实施例中，时钟相位校正单元20包括延迟锁定环(DLL)。但是根据另一个实施例，时钟相位校正单元20可以包括锁相环(PLL)。

以下描述按上述来配置的半导体存储装置的详细配置和主要操作。

时钟输入缓冲单元10被配置为对经时钟焊盘CLK_PAD而施加的外部时钟信号EXT_CLK进行缓冲，并输出时钟信号INT_CLK。