[发明专利]包括数据压缩测试电路的半导体存储装置

权利要求书

1.一种具有层叠的第一芯片和第二芯片的半导体存储装置，包括：

第一芯片测试信号发生单元，所述第一芯片测试信号发生单元位于所述第一芯片中，并被配置为在测试模式下响应于第一芯片压缩数据确定信号而产生第一芯片测试信号；

第二芯片测试信号发生单元，所述第二芯片测试信号发生单元位于所述第二芯片中，并被配置为在所述测试模式下响应于第二芯片压缩数据确定信号而产生第二芯片测试信号；和

最终数据确定单元，所述最终数据确定单元被配置为在所述测试模式下响应于所述第一芯片测试信号和所述第二芯片测试信号而产生最终测试信号。

2.如权利要求1所述的半导体存储装置，其中，所述最终数据确定单元位于所述第一芯片和所述第二芯片中的一个中。

3.如权利要求1所述的半导体存储装置，其中，所述第一芯片测试信号和所述第二芯片测试信号经由贯穿硅通孔TSV而被发送至所述最终数据确定单元。

4.如权利要求1所述的半导体存储装置，其中，当从所述第一芯片输出并被压缩的多个数据的电平全部相同时，所述第一芯片压缩数据确定信号被使能；而当所述多个数据中的一个具有不同的电平时，所述第一芯片压缩数据确定信号被禁止。

5.如权利要求4所述的半导体存储装置，其中，所述第一芯片测试信号发生单元被配置为当所述第一芯片压缩数据确定信号被禁止时被使能。

6.如权利要求1所述的半导体存储装置，其中，当从所述第二芯片输出并被压缩的多个数据的电平全部相同时，所述第二芯片压缩数据确定信号被使能；而当所述多个数据中的一个具有不同的电平时，所述第二芯片压缩数据确定信号被禁止。

7.如权利要求6所述的半导体存储装置，其中，所述第二芯片测试信号发生单元被配置为当所述第二芯片压缩数据确定信号被禁止时被使能。

8.如权利要求1所述的半导体存储装置，其中，所述最终数据确定单元被配置为当所述第一芯片测试信号和所述第二芯片测试信号中的一个被使能时将所述最终测试信号禁止。

9.一种具有层叠的第一芯片和第二芯片的半导体存储装置，包括：

第一压缩测试电路，所述第一压缩测试电路位于所述第一芯片中，并被配置为由从所述第一芯片的存储体输出并被压缩的数据来产生第一芯片测试信号；

第二压缩测试电路，所述第二压缩测试电路位于所述第二芯片中，并被配置为由从所述第二芯片的存储体输出并被压缩的数据来产生第二芯片测试信号；和

最终数据确定单元，所述最终数据确定单元被配置为响应于所述第一芯片测试信号和所述第二芯片测试信号而产生最终测试信号。

10.如权利要求9所述的半导体存储装置，其中，所述第一压缩测试电路包括：

第一数据确定单元，所述第一数据确定单元被配置为确定从所述第一芯片的所述存储体输出并被压缩的数据的逻辑电平，并产生第一芯片压缩数据确定信号；和

第一芯片测试信号发生单元，所述第一芯片测试信号发生单元被配置为响应于所述第一芯片压缩数据确定信号而产生所述第一芯片测试信号。

11.如权利要求9所述的半导体存储装置，其中，所述第一数据确定单元被配置为当所述数据的逻辑电平全部相同时将所述第一芯片压缩数据确定信号使能，而当所述数据中的一个具有不同的逻辑电平时将所述第一芯片压缩数据确定信号禁止。

12.如权利要求9所述的半导体存储装置，其中，所述第一芯片测试信号发生单元被配置为当所述第一芯片压缩数据确定信号被使能时将所述第一芯片测试信号禁止，而当所述第一芯片压缩数据确定信号被禁止时将所述第一芯片测试信号使能。

13.如权利要求9所述的半导体存储装置，其中，所述第二压缩测试电路包括：

第二数据确定单元，所述第二数据确定单元被配置为确定从所述第二芯片的所述存储体输出并被压缩的数据的逻辑电平，并产生第二芯片压缩数据确定信号；和

第二芯片测试信号发生单元，所述第二芯片测试信号发生单元被配置为响应于所述第二芯片压缩数据确定信号而产生所述第二芯片测试信号。