[发明专利]包括数据压缩测试电路的半导体存储装置

说明书

相关申请的交叉引用

本申请要求于2009年12月28日向韩国专利局提交的申请号为10-2009-0131780的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各个实施例总体上涉及半导体存储装置，更具体而言，涉及包括数据压缩测试电路的半导体存储装置。

背景技术

半导体存储装置具有大量的存储单元并能储存高容量数据。为了改善半导体存储装置的可靠性，通常执行测试来确认存储单元中是否发生了失效，并实施修复来用单独提供的存储单元替换失效的存储单元。然而，由于半导体存储装置具有如上所述的大量存储单元，不可能一个接一个地测试所述存储单元来确认是否发生了失效。因此，需要一种能够在短时间段内确认半导体存储装置的存储单元的正常操作的测试方法。

图1是示意性地图示现有的半导体存储装置的结构的图。参见图1，半导体存储装置将经由数据输入/输出线而从存储体BANK0至BANK3输出的数据压缩，并通过同时地确定所压缩的数据来测试存储单元中是否发生了失效。这被称作对半导体存储装置的数据压缩测试。具体地，在第一、第三和第五数据以高电平数据储存在第一存储体BANK0中的情况下，测试电路将第一、第三和第五数据压缩为一个数据。此时，如果三个数据全部具有高电平，则输出具有例如高电平的确定信号，并可以认为数据是正常输出的。如果三个数据中的任何一个具有不同的电平，则输出具有例如低电平的确定信号，并可以认为数据不是正常输出的。

图1示出通过将第一存储体BANK0的数据压缩来执行测试。在图1中，储存在下部存储区LDQ的第一存储体BANK0中的16比特数据由测试电路10的数据压缩单元11压缩，并被加载到全局线GIO_00<0>至GIO_03<0>上。测试电路10的确定单元12确定加载到全局线GIO_00<0>至GIO_03<0>上的数据是否全部具有相同的电平。类似地，储存在上部存储区UDQ的第一存储体BANK0中的16比特数据由测试电路20的数据压缩单元21压缩，并被加载到全局线GIO_04<0>至GIO_07<0>上。测试电路20的确定单元22确定加载到全局线GIO_04<0>至GIO_07<0>上的数据是否全部具有相同的电平。

因此，用于压缩并测试下部存储区LDQ的第一存储体BANK0的数据的全局线的数量为4，用于压缩并测试上部存储区UDQ的第一存储体BANK0的数据的全局线的数量也为4。结果是，一个存储体所必需的全局线的总数为8。因此，为了测试具有8个存储体的半导体存储装置，需要总共64个全局线。

与此同时，为了提高半导体装置的集成度，已开发出了将多个芯片层叠并封装于单个封装中的三维半导体装置。由于垂直层叠了两个或更多个芯片，三维半导体装置能够在基本相同的空间内实现提高了的集成度。

另外，近来，本领域公开了贯穿硅通孔(TSV)型半导体装置，在这种TSV型半导体装置中，硅通孔穿过多个层叠的芯片而形成，使得全部芯片彼此电连接。与各个芯片是经与芯片的边缘相邻地键合的键合线电连接的半导体装置相比，芯片是经垂直穿过芯片的硅通孔而电连接的TSV型半导体装置降低了TSV型半导体装置的封装面积。

在三维半导体装置中，以与现有技术相同的方式来压缩和测试数据所需的全局线的数量急剧地增加。例如，在通过层叠八个芯片来制造单个半导体装置的情况下，如果使用与在现有技术相同的制造工艺，需要总共64×8个即512个全局线。尤其是，为了在封装半导体装置之后执行测试，需要具有与全局线数量相对应的数量的TSV。因此，芯片尺寸和布图面积增加，导致制造成本的增加。

发明内容

本发明的各个方面包括一种半导体装置，能够同时将从多个芯片的存储体输出的数据压缩测试(compression-test)的数据压缩测试电路。

根据本发明的一个实施例，一种具有层叠的第一芯片和第二芯片的半导体存储装置包括：第一芯片测试信号发生单元，所述第一芯片测试信号发生单元位于第一芯片中，并被配置为在测试模式下响应于第一芯片压缩数据确定信号而产生第一芯片测试信号；第二芯片测试信号发生单元，所述第二芯片测试信号发生单元位于第二芯片中，并被配置为在测试模式下响应于第二芯片压缩数据确定信号而产生第二芯片测试信号；和最终数据确定单元，所述最终数据确定单元被配置为在测试模式下响应于第一芯片测试信号和第二芯片测试信号而产生最终测试信号。