[发明专利]双镶嵌结构及其制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种双镶嵌结构及其制造方法。

背景技术

目前，半导体器件的制造技术飞速发展，半导体器件已经具有深亚微米结构，集成电路中包含巨大数量的半导体元件。随着半导体器件制作技术的进一步发展，半导体器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且介质层置于其间，用于连接半导体器件。特别是利用双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在介质层中形成通孔(via)和沟槽(trench)，然后用导电材料填充所述通孔和沟槽。因为双镶嵌结构能避免重叠误差以及解决现有的金属工艺的限制，双镶嵌工艺便被广泛地应用在半导体制作过程中而提升器件可靠度。

通常来说，介电常数(k)值低于3.0的介质薄膜被半导体制造业称为低介电常数介质薄膜。为了降低金属互连线之间的寄生电容，降低信号的RC延迟和金属互连线之间的干扰，目前普遍采用低介电常数(low k)材料作为双镶嵌结构的介质层。详细的，请参考图1A～1D，其为现有的双镶嵌结构的制造方法的各步骤相应结构的剖面示意图。

如图1A所示，首先，提供半导体衬底100，所述半导体衬底100中形成有金属布线层101，所述金属布线层101的材料可以为铝、银、铜中的一种或者几种。

如图1B所示，然后，在所述半导体衬底100上形成低介电常数介质层110，并在所述低介电常数介质层110中形成沟槽(trench)110b和通孔(via)110a，所述沟槽110b的位置与通孔110a的位置对应，所述沟槽110b的截面宽度大于通孔110a的截面宽度。关于沟槽和通孔形成方法的更多信息，可参见申请号为200610026758.8的中国专利申请。

如图1C所示，随后，在低介电常数介质层110上以及所述沟槽110b和通孔110a内形成金属材料120，所述金属材料120的材料例如是金属铜。

如图1D所示，接着，利用化学机械研磨工艺去除所述低介电常数介质层110上的金属材料120，以形成双镶嵌结构。

然而，在实际生产中发现，由于所述低介电常数介质层110的密度较低，在利用化学机械研磨工艺去除低介电常数介质层110上的金属材料时，所述化学机械研磨工艺所使用的研磨液(slurry)会与所述低介电常数介质层110的表面发生反应，使得部分厚度的低介电常数介质层被损伤，导致低介电常数介质层的介电常数发生变化，对后续形成的金属互连线的性能产生不利影响，进而影响半导体器件的可靠性。

发明内容

本发明提供一种双镶嵌结构的制造方法，以防止低介电常数介质层的介电常数发生变化，提高半导体器件的可靠性。

为解决上述技术问题，本发明提供一种双镶嵌结构的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有第一低介电常数介质层以及形成于所述第一低介电常数介质层中的沟槽和通孔；在所述第一低介电常数介质层上以及沟槽和通孔内形成金属材料；利用化学机械研磨工艺去除第一低介电常数介质层上的金属材料，该化学机械研磨工艺在第一低介电常数介质层表面形成部分损伤的第一介质层；去除所述损伤的第一介质层；在剩余的第一低介电常数介质层上形成第二低介电常数介质层。

可选的，在所述双镶嵌结构的制造方法中，所述损伤的第一介质层是利用湿法刻蚀工艺去除的。

可选的，在所述双镶嵌结构的制造方法中，所述第一低介电常数介质层的材料为掺氟的氧化硅、掺碳的氧化硅或掺氮的碳化硅中的一种或其组合。

可选的，在所述双镶嵌结构的制造方法中，所述湿法刻蚀工艺所使用的刻蚀液体是稀释的氢氟酸。

可选的，在所述双镶嵌结构的制造方法中，所述湿法刻蚀工艺的刻蚀时间为10秒～600秒。

可选的，在所述双镶嵌结构的制造方法中，所述第二低介电常数介质层的厚度大于等于所述损伤的第一介质层的厚度。

可选的，在所述双镶嵌结构的制造方法中，所述损伤的第一介质层的厚度为所述第二低介电常数介质层的厚度为

可选的，在所述双镶嵌结构的制造方法中，去除所述损伤的第一介质层之后，还包括：去除部分厚度的未损伤的第一介质层。

可选的，在所述双镶嵌结构的制造方法中，所述第二低介电常数介质层的材料为掺氟的氧化硅、掺碳的氧化硅或掺氮的碳化硅中的一种或其组合。

可选的，在所述双镶嵌结构的制造方法中，所述第二低介电常数介质层是利用化学气相沉积的方式形成的。