[发明专利]一种基于FPGA高速通讯方法的横机数控系统

说明书

所属技术领域

本发明涉及一种横机数控系统，尤其涉及一种基于FPGA高速通讯方法的横机数控系统，提高管理层与协调层之间数据通讯效率。

背景技术

横机数控系统中管理层与协调层之间存在高速数据通讯，两层之间数据通讯的效率和稳定性直接影响了整个系统的性能。目前主要采用串行通讯方式，比如RS232/485、CAN等。而串行通讯的速率已无法满足横机数控系统的高速通讯需求。

发明内容

本发明的目的在于提供一种横机机头高速换向控制方法及其控制系统，设有双口RAM高速通讯模块，该模块上设有独立读、写的引脚，使各层信号匹配，防止信号占用时间，防止冲突，以及采用FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法，提高管理层与协调层之间数据通讯效率，从而提高了织造效率。

本发明解决现有技术问题所采用的技术方案是：一种基于FPGA高速通讯方法的横机数控系统，包括带ARM模块的管理层，带DSP模块和FPGA模块的协调层、执行层，其特征在于所述ARM模块和FPGA模块之间建有双口RAM高速通讯模块，该模块上设有独立的读写有效引脚。在ARM模块和FPGA模块之间建有双口RAM高速通讯模块，以及FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法使各层信号匹配，防止信号占用时间，防止冲突，有利于提高管理层与协调层之间数据通讯效率。

作为对上述技术方案的进一步完善和补充，本发明采用如下技术措施：所述的双口RAM高速通讯模块包括四个子模块：双口RAM核心模块、双端总线接口匹配模块、PLL模块、总线时序匹配模块；

所述的双口RAM核心模块与ARM模块通讯连接；

所述的双端总线接口匹配模块的一端连接ARM模块和双口RAM核心模块，另一端连接DSP模块和双口RAM核心模块；

所述的PLL模块与双口RAM核心模块的两端口通讯连接；

所述的总线时序匹配模块与DSP模块和ARM模块通讯连接。

双口RAM核心模块的系统参数、双端总线接口匹配模块、总线时序匹配模块和PLL模块的参数都可以根据系统要求更改，其中，双口RAM核心模块集成了双端总线接口匹配模块和总线时序匹配模块，可独立工作，无需再配置其他逻辑器件，具有较高的集成度和稳定性。

所述的双口RAM核心模块上设有读写有效引脚和时钟引脚，所述双口RAM核心模块中的读写控制信号线和数据线通过时序匹配后分别与读写有效引脚和时钟引脚通讯连接；所述的双端总线接口匹配模块与ARM模块中的数据总线和地址总线通讯连接形成信号线，该信号线与双口RAM核心模块通讯连接。在Quartus II软件中，将FPGA模块内部的M9K模块配置成双口RAM核心模块，并将双口RAM核心模块的存储空间设置为16K*8bits，即数据位宽设为8位，地址位宽设为14位。将双口RAM核心模块上的数据总线、地址总线、读写控制信号线和数据有效信号线连接到双端总线接口匹配模块，形成与双口RAM匹配的信号线。然后，匹配后的地址总线和数据总线直接连接到双口RAM的地址总线和数据总线接口上；匹配后的读写有效信号再经总线时序匹配模块后，连接到双口RAM核心模块的相应引脚上。

所述的双端总线接口匹配模块包括读写有效信号的匹配模块和数据总线和地址总线，所述数据总线和地址总线又与三态缓冲器通讯连接，三态缓冲器的使能端分别接收经匹配后的读、写使能信号。双口RAM核心模块通讯涉及ARM模块、DSP模块与双口RAM核心模块之间的读写操作，然而，三者的总线接口各不相同，所以不能直接对接，需匹配后才能连接在一起。以ARM模块为例，ARM模块的读写控制信号要和数据有效信号、地址片选信号相与并取反之后才能形成与双口RAM核心模块匹配的读写有效信号。

三态缓冲器有利于控制双端总线接口匹配模块上的信号占用时间，防止总线冲突。

所述的PLL模块以外部10MHZ有源晶振为时钟源，经倍频后，其工作频率设为300MHZ。将双口RAM核心模块的两个端口都设成同一工作频率，以统一读写时钟频率。时钟信号由PLL模块提供。