[发明专利]可快速测试的圆片以及圆片测试方法

说明书

技术领域

本发明关于一种圆片，特别是可快速测试的圆片。

背景技术

自从集成电路(Integrated Circuit)问世自今，已有半世纪左右的历史。随着科技的演进，各种集成电路的技术不断推陈出新。根据集成电路发展历史的演进，可观查出相同面积的集成电路可容纳的晶体管数目，约每十八个月即会成长一倍。此一现象称之为摩尔定律。摩尔定律提供了一个很重要的观察指标，也就是集成电路的发展是呈现指数性的成长。随着集成电路的快速发展，各种应用于集成电路的科技也随之应运而生，比如说微处理器、数字信号处理器等。这些应用集成电路的科技产品，也带动了随后的信息革命，改变了当今世界的风貌。

集成电路的生产利用圆片(wafer)作为制造的载体。圆片在经过圆片制成的技术处理之后，圆片上形成有多个芯片(dies)。这些芯片经过切割以及封装之后，就成为了我们常见的集成电路。圆片按其直径分为4英寸、5英寸、6英寸、8英寸等规格，近来发展出12英寸甚至研发更大规格。圆片的尺寸越大时，同一圆片上的芯片也就越多。因此，生产集成电路时，使用尺寸越大芯片作为生产的载体，平均每一集成电路的成本也就愈低。此外，根据使用制程技术的不同，同一尺寸上的圆片可形成的芯片数也会不同。举例而言，若是使用45纳米的制程技术，于相同尺寸的圆片形成的芯片数目，约略为使用60纳米制程技术的两倍。

在每一片圆片生产完毕之后，此圆片上的每一个芯片都需要经过测试，以确认此芯片的功能是正常的。然而，同一圆片上形成的芯片越多时，代表测试此一圆片将要花费掉更多的时间。根据摩尔定律的观察，集成电路的发展是呈现指数性的成长。由于目前所使用的方法，大多是对于每一个芯片逐一测试。因此，我们可以合理的推测，圆片的测试时间也随之呈现大幅度的增加。测试时间的耗费，可能会大幅延缓产品的上市时间。对于厂商而言，产品上市时间的延后，可能会造成厂商的巨额损失。

发明内容

鉴于以上的问题，本发明提出一种可快速测试的圆片以及圆片测试方法，进以缩短圆片测试时所耗费的时间。

在本发明一实施例或是多个实施例中，此圆片包括多个芯片、一切割区域(scribe line area)以及多个测试垫(testing pad)。每一芯片包括多个待测点(testing point)。待测点为接线垫(bonding pad)或是芯片内部线路的一个电极。此内部电极仅用以连接内部线路，并不一定会连接至外部的接线垫。当芯片从圆片上与其它芯片分离时，此圆片在切割区域上进行圆片切割(wafer sawing)。多个测试垫，配置于切割区域。至少一芯片的至少部分待测点以电性连接至多个测试垫。

在本发明一实施例或是多个实施例中，测试垫呈一列的或多列的方式排列。

在本发明一实施例或是多个实施例中，每一芯片的未与多个测试垫相连的接线垫以及测试垫呈一列或多列的方式排列。部分的接线垫以及部份的测试垫安排给在芯片测试时提供测试探针(testing probe)接触。

在本发明一实施例或是多个实施例中，在进行测试时，一部分或是全部的测试垫可被排列以被测试探针连接。

在本发明一实施例或是多个实施例中，可快速测试的圆片另包括至少一隔离组件。此隔离组件电性连接于一个测试垫与一个测试点之间。隔离组件可为隔离器(isolator)或是缓冲放大器(buffer amplifier)。

在本发明一实施例或是多个实施例中，此圆片包括至少一芯片群组、多个接线垫、一切割区域以及配置于切割区域上的多个测试垫。

每一芯片群组包括多个芯片，每一芯片包括多个待测点。切割区域用以分割最少两个芯片。至少一测试垫与至少一待测点经由一电子开关模块相连。

在本发明一实施例或是多个实施例中，至少一芯片群组包括多个芯片。至少一芯片包括多个测试点。至少一芯片的一测试点电性连接至少一电子开关模块与至少一地址译码器。

在本发明一实施例或是多个实施例中，同一芯片群组中的至少一个芯片的多个待测点经由多个电子开关模块以电性连接至多个测试垫。

在本发明一实施例或是多个实施例中，至少一接线垫或是至少一测试垫，我们定义部分的测试垫或接线垫在测试时提供地址信号的通路。至少一接线垫电性连接至对应每一芯片的地址译码器。

在本发明一实施例或是多个实施例中，对应每一芯片的地址译码器皆对应有不同的地址码。使用不同的地址码，可以将测试垫分别的电性导通到对应的芯片的待测点。

在本发明一实施例或是多个实施例中，对应每一芯片的地址译码器皆对应有不同的地址码以及一组至数组的群组码。