[发明专利]芯片测试电路

说明书

技术领域

本发明关于一种芯片数据压缩测试多任务电路，特别是关于一种用以提升测试产出速率的芯片数据压缩测试多任务电路。

背景技术

集成电路(Integrated Circuit，IC)的体积小、功能强大，为信息设备不可或缺的电子元件之一。为了确保芯片的功能正常，芯片在出厂前皆必须经过严格的测试。一般测试方法是将已知的测试信号输入至芯片中的电路，接着取得芯片电路的反馈信号，藉此来判断芯片的功能是否正常。

然而，现有芯片测试电路的架构，例如一般可一次测试八个信号的八输入/输出压缩读取电路(One cycle IO compress 8 read circuit)，若要正确的测试芯片，则须设置两个专用接脚(Pin)，以及两个接口电路来连接芯片测试系统的两个探针(Probe)。如此，测试的接脚数会增加，使得芯片测试成本提高，且若再提高芯片的测试速率，势必需要使用到更多的探针，而造成整体生产成本的提高。

发明内容

针对上述问题，本发明的目的之一在提供一种芯片测试电路，可减少接脚(Pin)的使用，亦可提升芯片测试的速率与降低生产成本。

为了达到上述目的，本发明一实施例提供了一种芯片测试电路，包含有多个写入单元、一第一接口电路、一第一开关、多个读取单元、一第一压缩电路、一第二压缩电路、一判断电路、以及一接口电路。这些写入单元，耦接芯片内部的至少一电路，且这些写入单元区分为一第一组写入单元与一第二组写入单元。第一接口电路耦接多个写入单元，接收一测试信号，传送测试信号至这些写入单元，以将测试信号输入芯片内部的电路。第一开关设置于该第一组写入单元以及第二组写入单元间，选择性地耦接第一组写入单元及第二组写入单元。这些读取单元耦接芯片内部的至少一电路，接收并输出芯片电路的反馈信号，且这些读取单元区分为一第一组读取单元与一第二组读取单元，其中第一组读取单元输出第一组反馈信号，且第一组反馈信号至少包含有一第一反馈信号；第二组读取单元输出第二组反馈信号，且第二组反馈信号至少包含有一第二反馈信号。第一压缩电路耦接第一组读取单元的这些读取单元，压缩处理第一组读取单元输出的第一组反馈信号，以产生一第一压缩信号。第二压缩电路耦接第二组读取单元的这些读取单元，压缩处理第二组读取单元输出的第二组反馈信号，以产生一第二压缩信号。判断电路耦接第一压缩电路与第二压缩电路，用以选择性地依据第一压缩信号、第二压缩信号、第一反馈信号、及第二反馈信号其中之一或其组合产生一判断信号。以及一接口电路耦接判断电路，依据判断信号产生一测试结果，以判断芯片是否有瑕疵。

所述的芯片测试电路，其中，该接口电路还依据该第一反馈信号或该第二反馈信号与该判断信号，产生该测试结果。

所述的芯片测试电路，其中，该判断电路包含有：

一第一计算器，分别接收该第一反馈信号与该第二反馈信号，对该第一反馈信号与该第二反馈信号进行逻辑运算，以产生一输出信号；以及

一第二计算器，接收该第一压缩信号、该第二压缩信号与该输出信号，对该第一压缩信号、该第二压缩信号与该输出信号进行逻辑运算，以产生该判断信号。

所述的芯片测试电路，其中，该第一计算器为一互斥或门逻辑电路，且该第二计算器为一或门逻辑电路。

所述的芯片测试电路，其中，该芯片为一内存元件、一包含内存元件的半导体装置或一逻辑元件。

所述的芯片测试电路，其中，该芯片为一晶片型式、裸晶型式或封装芯片型式。

所述的芯片测试电路，其中，兼容于一修复算法(Repair algorithm)。

所述的芯片测试电路，其中，当该第一组反馈信号的每一反馈信号逻辑数值相同时，该第一压缩信号的逻辑数值为0，及/或当该第二组反馈信号的每一反馈信号逻辑数值相同时，该第二压缩信号的逻辑数值为0。

所述的芯片测试电路，其中，当这些第一组反馈信号的至少一反馈信号逻辑数值与该第一组反馈信号中的其它反馈信号相异时，该第一压缩信号的逻辑数值为1，及/或当该第二组反馈信号的至少一反馈信号逻辑数值与该第二组反馈信号中的其它反馈信号相异时，该第二压缩信号的逻辑数值为1。

为了达到上述目的，本发明一实施例还提供了一种芯片测试电路，其特征在于，包含有：

一第一压缩电路，依据该芯片输出的一第一组反馈信号产生一第一压缩信号，其中该第一组反馈信号包含一第一反馈信号；

一第二压缩电路，依据该芯片输出的一第二组反馈信号产生一第二压缩信号，其中该第二组反馈信号包含一第二反馈信号；