[发明专利]改善双应力氮化物表面形态的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及改善双应力氮化物表面形态的方法。

背景技术

集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS技术目前是最有前景的用于制造复杂电路的方法之一。在使用CMOS技术制造复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论是N沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。因此，沟道区的导电率是决定MOS晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。

然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小MOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度)还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。

用来增加电荷载流子迁移率的一个有效机制是改变沟道内的品格结构，例如通过在沟道区附近产生拉伸或压缩应力以便在沟道内产生对应的应变，而拉伸或压缩会分别造成电子和空穴迁移率的改变。例如，就标准的晶向而言，在沟道区中沿沟道长度方向产生单轴拉伸应变会增加电子的迁移率，其中，取决于拉伸应变的大小和方向，可增加迁移率达百分之五十或更多。迁移率的增大可直接转化成导电率的提高。另一方面，就P型晶体管的沟道区而言，单轴压缩应变可增加空穴的迁移率，从而提高P型晶体管的导电率。目前看来，在集成电路制造中引进应力或应变技术是对于下一代技术节点而言极有前景的方法。因为，受应变的硅可视为是一种“新型”的半导体材料，这使得制造速度更快的半导体器件成为可能而不需另外开发昂贵的新型半导体材料，同时也可兼容目前所普遍使用的半导体工艺制造技术。

在晶体管的沟道区附近产生拉伸或压缩应力有几种方式，例如使用永久性应力覆盖层、间隔层元件等产生外部应力，以便在沟道内产生所需要的应变。这些方法虽然看起来很有效也很有前景，但对于例如以接触层、间隙壁(spacer)等来提供外部应力至沟道内以产生所需要的应变时，施加外部应力产生应变的工艺可能取决于应力传递机构的效率。因此，对于不同的晶体管类型，必须提供不同的应力覆盖层，这会导致增加多个额外的工艺步骤。特别是，如果增加的工艺步骤是光刻步骤的话，会使整体的生产成本显著增加。

因此，目前更为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的技术。在半导体器件的中间制造阶段，在栅极电极附近形成大量非晶化区，然后在晶体管区域上方形成应力层，在该应力层的存在下，可使该非晶化区重结晶。在用于使品格重结晶的退火工艺期间，在该应力层产生的应力下，晶体会成长并且产生受应变的晶格。在重结晶后，可移除该应力层(因此这种应力层也被称为“牺牲”应力层)，而在重结晶的晶格部分内仍可保留一些应变量。虽然这种效应产生的机制目前尚未完全了解，但大量实验已证实，在覆盖的多晶硅栅极电极中会产生某一程度的应变，即使引发应力的层(即牺牲应力层)移除后，这种应变仍会存在。由于在移除该初始应力层后栅极结构仍维持着某些应变量，对应的应变也可转移到再成长的晶体部分，从而也可保持某一部分的初始应变。

该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。

在CMOS工艺中，双应力氮化物Dual Stress Liner(DSL)技术已经被证明是一种有效的和经济的加强CMOS性能的方法。