[发明专利]静电放电保护结构

说明书

技术领域

本发明是有关于一种集成电路的布局结构，且特别是有关于一种在焊垫(bonding pad)下的静电放电(electrostatic discharge，ESD)保护电路的布局结构。

背景技术

于实际使用环境中，各种来源的静电放电可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将元件烧毁。为克服上述问题，一般须在电路中安排一些静电放电保护机制，以有效导引静电放电电流而避免元件烧毁。

图1说明具有静电放电保护元件112、113的传统集成电路100示意图。对于集成电路100而言，静电放电保护元件112、113会配置在焊垫111附近，以保护核心电路(Core Circuit)130。当焊垫111发生静电放电时，静电放电电流会经过静电放电保护元件112而被导引至电源线VDD(及/或经过静电放电保护元件113而被导引至电源线VSS)，以避免烧毁核心电路130。同时，电阻120可以提供足够的阻抗，以阻止大量静电放电电流流入核心电路130。

图2说明图1所示静电放电保护元件112、113与焊垫111的传统布局结构剖而示意图。焊垫111配置于集成电路基板210上方。静电放电保护元件112、113配置于集成电路基板210内。在打线的工艺(wire bondingprocess)中，焊垫111会承受很大的垂直应力。此垂直应力有可能会使焊垫111形变及/或下陷，甚至是击穿焊垫111与集成电路基板210之间的绝缘层。因此，对于传统布局结构而言，焊垫111下方是不可以配置任何元件、电路、导线或掺杂区(doped region)，以避免与焊垫111发生错误性电性连接。有时候打线的垂直应力太大，甚至会使焊垫111电性接触到集成电路基板210，因而降低生产良率。

发明内容

本发明提供一种静电放电保护结构，可提高静电放电防护能力，缩减静电放电防护电路的面积，甚至提高生产良率。

本发明实施例提出一种静电放电保护结构，包括基体、绝缘层、焊垫、第一掺杂区、以及导电孔。基体为第一导电型，而第一掺杂区为第二导电型。焊垫配置于基体上。绝缘层配置于基体与焊垫之间。第一掺杂区配置于基体中。于基体的垂直投影方向上，该焊垫的全部配置于该第一掺杂区中。导电孔配置于第一掺杂区与焊垫之间，并且贯穿该绝缘层。焊垫通过该导电孔电性连接至第一掺杂区。

在本发明的一实施例中，上述的静电放电保护结构还包括第二掺杂区。第二掺杂区为该第一导电型，配置于该基体中且于该第一掺杂区外。第二掺杂区电性连接至第一电源线。

基于上述，第一掺杂区与基体之间的P-N接面形成一个寄生二极管(也就是静电放电保护元件)。本发明利用焊垫下方的空间，配置子与焊垫电性连接的第一掺杂区，因而缩减静电放电防护电路的面积。由于大幅缩短焊垫与静电放电保护元件之间的电性路径距离，因此可提高静电放电防护能力。再者，即使打线的垂直应力太大而使焊垫接触到集成电路基板的第一掺杂区，依然不影响此集成电路的功能，所以可以提高生产良率。

附图说明

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下，其中：

图1说明具有静电放电保护元件的传统集成电路示意图。

图2说明图1所示静电放电保护元件与焊垫的传统布局结构剖面示意图。

图3是依照本发明实施例说明图1所示静电放电保护元件与焊垫的布局结构俯视示意图。

图4是依照本发明另一实施例说明图3所示静电放电保护结构沿剖面线A-A’的剖面示意图。

图5是依据本发明实施例说明焊垫被用来做为电源焊垫时，静电放电保护结构的等效电路示意图。

图6是依照本发明另一实施例说明图1所示静电放电保护元件与焊垫的布局结构俯视示意图。

图7是依照本发明实施例说明图6所示静电放电保护结构沿剖面线B-B’的剖面示意图。

图8是依据本发明另一实施例说明焊垫被用来做为电源焊垫时，静电放电保护结构的等效电路示意图。

图9是依照本发明另一实施例说明静电放电保护结构的剖面示意图。

具体实施方式