[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，包括：

半导体基板，其包括单元区域和外围区域；

掩模图案，其形成在所述半导体基板上；

位线触点孔，其延伸穿过所述掩模图案以使所述单元区域中的半导体基板露出；

位线触点插塞，其形成在所述位线触点孔内并且电连接至所述半导体基板；以及

位线，其形成在所述位线触点插塞上，所述位线和所述位线触点插塞具有大致相同的宽度。

2.根据权利要求1所述的半导体器件，其中，

所述掩模图案是用来限定凹陷部的栅极掩模图案，所述栅极掩模图案包括氧化物、氮化物、或者氧化物及氮化物。

3.根据权利要求1所述的半导体器件，还包括：

设置在所述位线触点孔的侧壁处的间隔物，所述间隔物包括氧化物、氮化物、或者氧化物及氮化物。

4.根据权利要求1所述的半导体器件，其中，

所述掩模图案的厚度在至的范围内。

5.根据权利要求1所述的半导体器件，其中，

所述位线包括：

阻挡金属层，其形成在所述位线触点插塞上；

位线导电层，其形成在所述阻挡金属层上；

硬掩模层，其形成在所述位线导电层上；以及

间隔物，其形成在包括所述阻挡金属层、所述位线导电层和所述硬掩模层在内的叠层结构的侧壁处。

6.根据权利要求5所述的半导体器件，还包括：

外围栅极图案，所述外围栅极图案形成在所述外围区域的半导体基板上，

所述外围区域中的外围栅极图案的结构与形成在所述单元区域中的位线的结构大致相同。

7.根据权利要求6所述的半导体器件，其中，

限定所述单元区域中的位线的所述位线导电层的厚度比限定所述外围区域中的外围栅极图案的导电层的厚度小。

8.根据权利要求1所述的半导体器件，还包括：

埋入至所述半导体基板的单元区域中的埋入式栅极。

9.根据权利要求8所述的半导体器件，其中，

所述埋入式栅极的图案包括：

栅极氧化物膜，其形成在所述凹陷部的内表面上；

栅电极，其形成在所述栅极氧化物膜上，并且在所述凹陷部内位于所述凹陷部的较低部分处；以及

覆盖膜，其形成在所述栅电极上并且填充所述凹陷部。

10.一种半导体器件的制造方法，所述方法包括：

提供包括单元区域和外围区域的半导体基板；

在所述单元区域中的半导体基板上形成掩模图案；

蚀刻所述掩模图案以形成使所述半导体基板露出的位线触点孔；

在所述位线触点孔内形成导电图案；

在所述导电图案上形成导电层；以及

蚀刻所述导电层和所述导电图案以限定宽度大致相同的位线和位线触点插塞。

11.根据权利要求10所述的方法，还包括：

在所述单元区域的掩模图案和所述外围区域的半导体基板上形成第一多晶硅层。

12.根据权利要求11所述的方法，其中，

所述导电图案通过蚀刻设置在所述单元区域的掩模图案上的所述第一多晶硅层来形成。

13.根据权利要求10所述的方法，还包括：

在所述位线触点孔的侧壁上形成间隔物，所述间隔物包括位于所述位线触点孔的侧壁处的氧化物膜、氮化物膜以及包括氧化物膜和氮化物膜的叠层结构中的任意一者。

14.根据权利要求10所述的方法，还包括：

在所述单元区域和所述外围区域上形成第二多晶硅层；以及

移除所述单元区域中的第二多晶硅层的预定厚度。

15.根据权利要求10所述的方法，其中，

所述掩模图案包括氧化物、氮化物、或者氧化物及氮化物。

16.根据权利要求10所述的方法，其中，

所述掩模图案形成为厚度在至的范围内。

17.根据权利要求10所述的方法，其中，

所述位线包括：形成在所述位线触点插塞上的阻挡金属层、形成在所述阻挡金属层上的位线导电层、以及形成在所述位线导电层上的硬掩模层。