[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更具体地说，涉及包括埋入式栅极的半导体器件。

背景技术

半导体存储器件包括多个单位单元(cell，又称为晶胞)，每个单元包括一个电容器和一个晶体管。电容器用来暂时存储数据，而晶体管用来根据环境利用半导体特性来改变电导率，以基于控制信号(字线)在位线和电容器之间传输数据。晶体管是由三个区域所组成，包括栅极、源极和漏极。根据输入到栅极中的控制信号，源极和漏极之间发生电荷转移。源极和漏极之间的电荷转移利用半导体特性通过沟道区实现。

在半导体器件中，晶体管设置在半导体基板上。在半导体基板上形成栅极之后，将杂质掺杂在栅极的两侧以形成源极和漏极。在这种情况下，栅极下方的源极和漏极之间的间隔成为晶体管的沟道区。具有水平沟道区的晶体管占据半导体基板的预定面积。对于复杂的半导体存储器件的情况，因为在半导体存储器件中包含多个晶体管而难以减小总面积。

当半导体存储器件的总面积减小时，可以增加每片晶片可生产的半导体存储器件的数量从而提高产率。为了减小半导体存储器件的总面积，已提出各种方法。在这些方法中，使用凹入式栅极来代替具有水平沟道区的传统平面栅极。在基板中形成凹陷部，并且在凹陷部中形成栅极，从而获得包括沟道区的凹入式栅极，该沟道区沿着凹陷部的曲面延伸。此外，已经研究出通过将整个栅极埋入在凹陷部而获得的埋入式栅极。

在埋入式栅极中，整个栅极被埋入在半导体基板的表面下方，从而确保沟道的长度和宽度。此外，与凹入式栅极相比，埋入式栅极可以使产生于栅极(字线)和位线之间的寄生电容值减少50％。

然而，当在单元区域和外围区域的整个结构上执行埋入式栅极工序时，相对于外围区域的栅极所处的高度，单元区域的间隔(高度)保留下来。因此，其问题是如何利用这个高度差。在现有技术中，(i)对应于栅极高度的单元区域间隔是空的，或者(ii)当形成外围区域的栅极(栅极位线GBL)时，一起形成单元区域的位线。

但是，(i)当单元区域的间隔是空的时，存储节点触点插塞的高度在单元区域中变得更高。因此，要求存储节点触点孔形成为深的，从而增加形成位线的难度。(ii)当单元区域的位线与外围区域的栅极(GBL)一起形成时，单元区域的位线的电极由与形成外围区域中的栅电极的材料相同的材料所形成。因此，单元区域中的位线也包含阻挡金属层。因此，位线的高度变得更高，从而增加了单元区域的寄生电容值。

发明内容

本发明的各种实施例旨在使单元位线周围的绝缘膜的厚度最小，以竖直地形成单元位线的剖面，从而改善存储节点触点和有源区的覆盖裕量。

根据本发明的实施例，一种半导体器件包括：半导体基板，其包括单元区域和外围区域；绝缘膜，其形成在所述单元区域的半导体基板的顶部上；位线触点孔，其包括使所述半导体基板露出的经蚀刻的绝缘膜；位线触点插塞，其埋入在所述位线触点孔中；以及位线，其形成在所述位线触点插塞的顶部上以具有与所述位线触点插塞的宽度相同的宽度。

所述绝缘膜包括氧化物膜或氮化物膜。所述半导体器件还包括间隔物，所述间隔物包括形成在所述位线触点孔的侧壁处的氧化物膜、氮化物膜、或者包括氧化物膜和氮化物膜的沉积结构。

所述绝缘膜的厚度在至的范围内。

所述位线包括：金属层，其形成在所述位线触点插塞的顶部上；位线导电层，其形成在所述阻挡金属层的顶部上；硬掩模层，其形成在所述位线导电层的顶部上；以及间隔物，其形成在所述阻挡金属层、所述位线导电层和所述硬掩模层的侧壁处。

所述半导体器件还包括：形成于所述半导体基板的外围区域中的栅极，其中，所述外围区域的栅极的结构与所述单元区域的位线的结构相同。

所述单元区域的位线的多晶硅层的厚度比外围区域的栅极的多晶硅层的厚度小，从而减少了接触电阻值。

所述半导体器件还包括：埋入式栅极，所述埋入式栅极以预定深度埋入在半导体基板的单元区域的有源区和器件隔离膜中。所述埋入式栅极包括：凹陷部，其以预定深度形成在所述半导体基板中；栅极氧化物膜，其形成在所述凹陷部的表面上；栅电极，其设置在包括所述栅极氧化物膜在内的凹陷部的底部中；以及覆盖膜，其设置在所述凹陷部中的栅电极的顶部上，从而减小了所述位线的寄生电容值。