[发明专利]半导体封装结构及其制作工艺

说明书

技术领域

本发明涉及一种半导体封装技术，且特别是涉及一种堆叠式半导体元件封装技术。

背景技术

在现今的资讯社会中，电子产品的设计是朝向轻、薄、短、小的趋势迈进，因此发展出诸如堆叠式半导体元件封装等有利于微型化的封装技术。

堆叠式半导体元件封装是利用垂直堆叠的方式将多个半导体元件封装于同一封装结构中，如此可提升封装密度以使封装体小型化，且可利用立体堆叠的方式缩短半导体元件之间的信号传输的路径长度，以提升半导体元件之间信号传输的速度，并可将不同功能的半导体元件组合于同一封装体中。

现有一种堆叠式半导体元件封装制作工艺是将内埋有穿硅导孔(ThroughSilicon Via，TSV)的下层芯片覆晶接合在基板上并填入底胶保护，之后通过研磨将下层芯片薄化并且将穿硅导孔的一端裸露出来，再进行上层芯片对下层芯片的堆叠接合。

前述制作工艺为了避免下层芯片在研磨过程中因为基板表面与下层芯片的高低落差而与研磨轮撞击导致受损，会在下层芯片接合至基板后在载具上全面涂布一层保护胶，以在研磨时提供平坦表面。待穿硅导孔的一端被裸露之后，再以溶剂去除剩余的保护胶。然而，此种方式会产生保护胶无法被完全移除，而有保护胶残留，导致基板、下层芯片或封装胶体表面污染的问题。

发明内容

本发明的目的在于提供一种半导体封装结构及其制作工艺，可避免现有制作工艺在研磨后的保护胶残留，导致基板、下层芯片或封装胶体表面污染的问题。

本发明的再一目的在于提供一种半导体封装结构及其制作工艺，适用于大尺寸的上层芯片与小尺寸的下层芯片的堆叠，可在上下层芯片接合后填入底胶，并可有效控制出胶量与溢胶问题。

为了实现上述目的，具体描述本发明的内容，在此提出一种半导体封装制作工艺，包括下列步骤。首先，配置一封装母板于一载具上。封装母板具有远离载具的一承载面以及立于承载面上的一格栅墙(wall matrix)。格栅墙以及承载面共同定义出多个凹部。接着，分别接合多个第一芯片至封装母板的所述多个凹部，其中每一第一芯片内具有多个穿硅导孔，并且，形成一第一底胶于每一第一芯片与相应的封装母板之间。然后，形成一披覆层(overcoatlayer)于载具上。披覆层覆盖封装母板以及第一芯片。接着，由载具上方来薄化披覆层以及格栅墙，直至位于格栅墙上方以及第一芯片上方的披覆层被完全移除。然后，暴露出每一第一芯片内的穿硅导孔的一端，并且分别接合多个第二芯片至所述多个第一芯片。接着，形成一第二底胶于每一第二芯片与相应的第一芯片之间。然后，分离载具与封装母板，并且裁切封装母板，以获得多个封装单元，其中封装母板被裁切为多个封装基材。

在本发明的一实施例中，第一底胶可在每一第一芯片与封装母板接合前被预先配置在凹部内，或是在每一第一芯片与封装母板接合后被填入每一第一芯片与封装母板之间。

在本发明的一实施例中，第二底胶是在每一第二芯片与相应的第一芯片接合前被预先配置在第一芯片上，或是在每一第二芯片与相应的第一芯片接合后被填入每一第二芯片与相应的第一芯片之间。

在本发明的一实施例中，所述半导体封装制作工艺更包括在暴露出每一穿硅导孔的该端之后，对每一穿硅导孔的该端进行表面加工。

在本发明的一实施例中，所述半导体封装制作工艺更包括在覆晶接合第二芯片至第一芯片，并且形成第二底胶之后，形成一封装胶体于封装母板上。此封装胶体覆盖格栅墙与第二芯片，且在裁切封装母板的同时，裁切封装胶体。

本发明更提出一种半导体封装结构，包括一封装基材、一第一芯片、一第一底胶、一第二芯片以及一第二底胶。封装基材具有一承载面。第一芯片接合至封装基材。第一芯片内具有多个穿硅导孔。封装基材的承载面上立有围绕第一芯片的一侧墙，且侧墙的顶面与第一芯片的顶面实质上相互齐平。第一底胶配置于第一芯片与封装基材之间。第二芯片配置于第一芯片上方，并接合至第一芯片的穿硅导孔。第二底胶配置于第二芯片与第一芯片之间。

在本发明的一实施例中，侧墙与封装基材的承载面共同定义出一凹部，且第一底胶填满此凹部。

在本发明的一实施例中，第二芯片的尺寸大于第一芯片的尺寸。

在本发明的一实施例中，所述半导体封装结构更包括一表面处理层，其配置于每一穿硅导孔突出第一芯片的一端上。

在本发明的一实施例中，所述半导体封装结构更包括多个焊球，其配置于封装基材的底部。

在本发明的一实施例中，所述半导体封装结构更包括一封装胶体，其配置于封装基材上，且封装胶体覆盖侧墙与第二芯片。