[发明专利]混合模式集成电路的测试系统及方法

说明书

技术领域

本发明涉及集成电路测试的技术领域，尤指一种混合模式集成电路的测试系统及方法。

背景技术

随着集成电路工艺的进步，集成电路在应用设计上愈来愈复杂，因此集成电路测试成为集成电路制造流程中重要的一环。集成电路测试主要以自动测试装置(Automatic Testing Equipement，ATE)，利用测试程序模拟集成电路各种可能的使用环境及方法，例如在高温、低温、电压不稳及电压偏高或偏低等恶劣环境与一般正常使用状况下，将受测集成电路置于此模拟环境中，测试其工作状态是否在规格范围内，以确保集成电路的品质。

集成电路测试一般可分成两个阶段，其中在切割、封装前的测试为集成电路晶片测试(Wafer Test)，其目的在针对晶片作电性功能上的测试，使IC在进入封装前能先行过滤出电性功能不良的晶片，以降低集成电路成品的不良率，减少制造成本的耗费。而封装成形后的测试为集成电路成品测试(Final Test)，其目的在确认集成电路成品的功能、速度、容忍度、电力消耗、热力发散等属性是否正常，以确保集成电路出货前的品质。

现今的集成电路是一个相当复杂电路设计，包含了数字、及模拟等电路。图1为一混合模式集成电路110的示意图，如图1所示，其包含一模拟至数字转换器120、一锁相环130、及一内部电路140。模拟至数字转换器120将一外部输入信号转换成数字数据ADO[n-1:0]，以输出至该内部电路140。一般的模拟至数字转换器120通常会以锁相环130所产生的clk_adc信号做为取样频率。而clk_adc信号是由锁相环130将CRYSTAL信号的输入频率合成所产生。

图2为现有使用一自动测试装置(ATE)150对一混合模式集成电路110进行测试的示意图。其是由该自动测试装置150产生CRYSTAL信号及输入信号，其中，该自动测试装置150依据内部的测试数据以产生该输入信号。该自动测试装置150接收混合模式集成电路110输出的数字数据ADO[n-1:0]，并与测试数据比较，以判断模拟至数字转换器120的功能是否正常。于图2的测试方法中，由于受限该自动测试装置150的性能，因此量测模拟至数字转换器120时，必须将CRYSTAL信号略过锁相环130，直接输出至该模拟至数字转换器120，才能利用该自动测试装置150送出的固定程序进行测试，因此无法量测锁相环130的抖动(jitter)对模拟至数字转换器120造成的影响，同时，锁相环130需另外再进行测量，因此，无法对混合模式集成电路110进行整体性能量测。现有自动测试装置无法侦测信号的过渡(transition)，因此时现有自动测试装置无法利用锁相环的输出时序的上升沿或下降沿来撷取模拟至数字转换器数据。

图3为现有使用一逻辑分析仪(Logic Analizer，LA)160对一混合模式集成电路110进行测试的示意图。由于逻辑分析仪(LA)160较自动测试装置(ATE)贵且功能较齐全，尤其逻辑分析仪(LA)160能侦测信号的边缘触发点，因此可用来量测该模拟至数字转换器120搭配锁相环130的整体性能。但由于逻辑分析仪(LA)160内部存储器有限且其存储器大小不易增加，因此逻辑分析仪(LA)160不易收集大量的数据来进行分析，同时也会受限于逻辑分析仪(LA)160的价格，致使测试成本会增加许多。因此现有混合模式集成电路的测试系统及方法仍有予以改进的必要。

发明内容

本发明的主要目的在于提供一种混合模式集成电路(mixed-modeIC)的测试系统及方法，从而能在低成本的自动测试装置下进行混合模式集成电路的性能量测，并通过简易的逻辑设计便能量测模拟电路的整体性能并侦测锁相环的稳定度。

依据本发明的一特色，本发明提出一种混合模式集成电路(mixed-mode IC)的测试系统，包括一混合模式集成电路及一自动测试装置。该混合模式集成电路包含一模拟至数字转换器、一锁相环、一时序接脚、及一先进先出缓冲器。该模拟至数字转换器接收一测试信号，并将该测试信号转换成一数字输入数据。该锁相环接收一第一外部时序信号，以产生一输入时序信号。该时序接脚接收一第二外部时序信号。该先进先出缓冲器连接至该模拟至数字转换器、该锁相环及该时序接脚，依据该输入时序信号，以将该数字输入数据写入该先进先出缓冲器中，并依据该第二外部时序信号，以读出该先进先出缓冲器的数据。该自动测试装置连接至该混合模式集成电路，以产生该测试信号、该第一外部时序信号、及该第二外部时序信号，并依据该第二外部时序信号，以锁存该先进先出缓冲器的数据。