[发明专利]一种芯片电路的模拟测试方法和装置

权利要求书

1.一种用于芯片电路的模拟测试方法，其特征在于，包括：

根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；

根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电路结构中的所述组合逻辑的处理时延，为所述进程设置延时函数，通过所述延时函数对功能函数的处理结果进行延时，以使得所述进程的功能函数的处理结果的产生时间与所述进程所对应的组合逻辑的数据处理时间相一致；

通过缓存将所述功能函数和延时函数的处理结果发送给下一个进程；

输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预设的结果进行比对，以判断芯片电路的有效性。

2.如权利要求1中所述的模拟测试方法，其特征在于，所述根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进程设置延时函数包括：

根据所述组合逻辑的处理时延，以及所述组合逻辑对应的时序电路，为每一个进程设置延时函数，以使得所述进程的功能函数的处理处理时间与发送所述处理结果到下一个进程所需的时间的总和，与所述进程所对应的组合逻辑的数据处理所需要的时间与将所述数据处理结果发送到下一个组合逻辑的所需要的时间的总和相一致。

3.如权利要求1中所述的模拟测试方法，其特征在于，所述延时函数为由虚拟计算机语言生成的延时队列。

4.如权利要求1中所述的模拟测试方法，其特征在于，所述延时函数包括PEQ函数和CB函数，其中，

所述PEQ函数用于接收功能函数的处理结果以及进程所对应的延时值，根据所述进行所对应的延时值对处理结果进行延时，并在延时完成后将处理结果发送给CB函数；

所述CB函数用于接收经过延时的功能函数的处理结果，并把所述处理结果写入所述缓存中。

5.如权利要求1中所述的模拟测试方法，其特征在于，所述步骤根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进程设置延时函数，以使得每个进程的功能函数的处理结果的产生时间与进程所对应的组合逻辑的数据处理时间相一致，包括：

将芯片的电路结构中的组合逻辑按照功能划分成多个子组合逻辑，根据所述组合逻辑的子组合逻辑为相应的进程设置多个子功能函数集；

根据所述子组合逻辑的处理时延，为所述子功能函数设置延时函数；

通过延时函数对所述子组合逻辑的处理结果进行延时。

6.如权利要求5中所述的模拟测试方法，其特征在于，所述功能函数更可以包括：PEQ函数和CB函数，通过PEQ函数接收功能函数的处理结果以及进程所对应的延时值，PEQ函数根据进行所对应的延时值执行延时，并在延时结束后产生相应的事件触发回调函数CB，通过事件触发回调函数CB把经过延时的功能函数的处理结果向下一个子功能函数发送。

7.一种芯片电路的模拟测试装置，其特征在于，所述模拟测试装置包括进程架构模块、函数设置模块、缓存管理模块、以及结果比对模块，其中，

所述进程架构模块用于根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；

所述函数设置模块用于分别为所述多个进程设置函数，其中，所述函数设置模块包括功能函数单元以及延时函数单元，所述功能函数单元用于根据芯片的电路结构中的组合逻辑的功能为所述多个进程设置一个或多个功能函数，所述延时函数单元用于根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进程设置延时函数，以使得每个进程的功能函数的处理结果的产生时间与进程所对应的组合逻辑的数据处理时间相一致；

所述缓存管理模块用于通过缓存将功能函数和延时函数的处理结果发送给下一个进程；

所述结果比对模块用于输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预设的结果进行比对，以判断芯片电路的有效性。