[发明专利]一种芯片电路的模拟测试方法和装置

说明书

技术领域

本发明涉及一种占用系统资源少的芯片电路的模拟测试方法和装置。

背景技术

随着数字芯片技术的发展，芯片中所包括系统电路越来越趋于复杂，从而在芯片设计阶段，就需要通过建模技术来构造建模电路，以模拟实际芯片电路工作情景，对芯片电路的运行状况进行测试，确认设计的电路是否符合芯片的工作要求。请参照图1，传统的数字芯片电路的模拟过程中往往会生成多个组合逻辑2，以及设于所述多个组合逻辑2之间的时序电路4。其中，所述组合逻辑是用于实现一定的功能，其一般包括与或非门、MUX等基本的电路单元。所述时序电路则一般是各种存储单元，比如缓存(buffer)，甚至是先入先出存储队列单元(FIFO)等队列缓存器，用于为各组合逻辑的运算结果提供延时，以满足芯片工作中的时序和频率需求。而建模则是通过模拟技术来模拟上述数字品片中的组合逻辑和时序电路的工作样式，并输出虚拟结果，以使得研发人员可以根据所述输出的虚拟结果来判断当前的数字芯片的设计方案是否合理。

在对数字芯片进行建模的过程中，也会按照数字芯片的电路架构来构建模型，在模型中包括与数字芯片中的组合逻辑相对应的功能函数模块，以及与时序电路相对应的进程模块。在所述功能函数模块中，为了对应于实际的组合逻辑进行数据处理时产生的延时，还需要增加额外的进程管理子模块来帮助模拟延迟。所述进程模块和进程管理子模块的延迟可以通过计算机语言来实现，比如(C++)等。

由于在功能函数中的进程管理子模块，以及进程模块中会包括各种各样的延迟计算，因此对于管理数字模型的系统来说，需要分出大量的额外资源来分别管理这各种各样的延迟，使得系统的稳定性降低。

发明内容

本发明实施例提供一种用于芯片电路测试的芯片电路的模拟测试方法，其特征在于，包括：根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电路结构中的所述组合逻辑的处理时延，为所述进程设置延时函数，通过所述延时函数对功能函数的处理结果进行延时，以使得所述进程的功能函数的处理结果的产生时间与所述进程所对应的组合逻辑的数据处理时间相一致；通过缓存将所述功能函数的处理结果发送给下一个进程；输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预设的结果进行比对，以判断芯片电路的有效性。

本发明实施例还提供一种模拟测试装置。所述模拟测试装置包括进程架构模块、函数设置模块、缓存管理模块、以及结果比对模块，其中，所述进程架构模块用于根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；所述函数设置模块用于分别为所述多个进程设置函数，其中，所述函数设置模块包括功能函数单元以及延时函数单元，所述功能函数单元用于根据芯片的电路结构中的组合逻辑的功能为所述多个进程设置一个或多个功能函数，所述延时函数单元用于根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进程设置延时函数，以使得每个进程的功能函数的处理结果的产生时间与进程所对应的组合逻辑的数据处理时间相一致；所述缓存管理模块用于通过缓存将功能函数和延时函数的处理结果发送给下一个进程；所述结果比对模块用于输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预设的结果进行比对，以判断芯片电路的有效性。

在本发明实施例所提供的模拟测试方法和装置所构造的建模模型中，每个进程通过一个功能函数来记录进程所对应的组合逻辑中的所有处理时延，而不需要再为每个功能函数制造时延，降低了系统资源的分散程度，提高了系统资源的利用率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的模拟测试方法的示意图。

图2为本发明实施例提供的延时函数的示意图。

图3为本发明实施例提供的模拟测试方法的进一步的示意图。

图4为本发明实施例提供的模拟测试装置的示意图。

图5为本发明实施例提供的函数设置模块的示意图。

具体实施方式