[发明专利]增加高压集成电路器件集成密度的半导体结构及制造方法

说明书

技术领域

本发明涉及一种高耐压半导体集成电路的半导体结构，特别涉及一种增加高压集成电路器件集成密度的半导体结构及制造方法，它适用于高压半导体器件和集成电路的结构设计及制造领域。

背景技术

在高压半导体器件和集成电路的结构及制造中，尤其是在那些需要器件之间在半导体内部进行隔离和进行内部深处低阻连接时，通常采用的是PN结隔离和隐埋扩散层上(以下简称埋层)加同型穿透扩散层(以下简称穿透)，再结合硅片外延等方式来获得适当的结构，以满足特定集成电路的需要，这种方式在高性能双极型集成电路制造过程中是比较典型的基本结构。在30V以上双极高压集成电路PN结隔离时，通常采用对通隔离，即外延前进行相应埋层扩散，外延后在从硅片表面进行隔离扩散，通过外延前埋层和外延后的隔离扩散相向扩散，使得上下PN结隔离更容易隔断器件之间的电气连接，这样也可以略微减少器件隔离环所占面积，但是受限于外延层杂质外溢控制，一般隔离用的埋层浓度不宜过高，这限制了对通隔离效果。一般下隔离向上扩散只占外延厚度的1/3，因此上隔离扩散厚度占据外延层厚度很大比例，这样因横向扩散导致器件所占面积也比较大。

另外，双极集成电路中的双极器件，BCD功率集成电路中的集成VDMOS器件等，一般都需要一个与埋层低阻互连的穿透扩散层，来降低VDMOS和双极器件饱和压降和相应的导通电阻，提高这些器件驱动能力和快速处理电信号等性能。一般情况下，受限于外延层杂质外溢以及不需像隔离那样将外延厚度全部隔断，穿透不需像对通隔离那样采用扩散速度很快的埋层来形成对通型穿透。穿透的埋层杂质层一般是扩散速度很慢的杂质，随着穿透扩散分布杂质浓度的逐渐减小，导致其导通电阻增加。穿透不同于隔离，隔离要求隔断整个外延层厚度，而穿透要求其与埋层之间导电通路电阻最小，并不一定要穿透整个外延层，即使如此，这也导致穿透面积有所增加。

随半导体集成电路工艺技术的进一步发展，为进一步减小隔离寄生电容和面积，现已开发出深槽刻蚀加沟槽底部沟道阻断离子注入技术，并已经广泛应用于商业生产中，这种技术是采用深槽刻蚀技术刻蚀出深的矩形或者U形槽，在深槽的底部注入适当剂量和适当类型的杂质后，低淀或者热氧化一层较薄的介质，利用CVD多晶硅将深槽填满，再经过硅片表面多晶的平整化处理后，获得器件集成所需的隔离结构。

深槽加底部沟道阻断离子注入技术将普通的PN结隔离的高压集成电路面积进行了压缩。但这种深槽隔离工艺中，深槽侧壁的氧化层或者其它介质层不宜太厚，如果太厚，在后续工艺加工过程中容易产生很高的台阶或者沟槽，导致光刻或者互连失效；较厚的介质层由于与半导体材料膨胀系数差异较大，导致半导体内过强的应力，在后续工艺过程中导，将使半导体结构内产生大量缺陷，导致集成电路隔离漏电，引起集成电路的失效；在高压工作时，较薄的深槽侧壁氧化层或者其它介质层在深槽底部产生过强的电场，导致器件的过早击穿而失效；深槽底部沟道阻断离子注入的区域没有进行电位钳位，或钳位电阻很大，基本处于浮空状态，容易导致器件触发闭锁或者漏电。另外，由于这种集成电路结构还存在与埋层低阻互连的穿透扩散层，对于高压集成电路来说，穿透要达到与埋层良好的接触，需要很高温度和长时间的扩散，必然有严重的横向扩散，而这将导致器件面积无法进一步缩小。

综上所述，在常规的高压集成电路的PN结隔离结构中，由于其隔离和穿透存在不可避免的横向扩散，导致其电路的面积增加；深槽加底部沟道阻断离子注入技术，虽然改善了PN结隔离占用面积较大的缺点，但仍存在着深槽侧壁薄氧化层或者介质层的高台阶、高电场、高应力和不良钳位等潜在问题。

发明内容

针对上述高压集成电路中的电路面积增加以及深槽隔离侧壁介质层的高台阶、高电场、高应力和不良钳位的问题，本发明提供了一种增加高压集成电路器件集成密度的半导体结构及制造方法。

本发明解决上述技术问题的技术方案在于，本发明的一种增加高压集成电路器件集成密度的半导体结构及制造方法包括：

半导体衬底1，半导体2，埋层3，隔离深槽扩散区4，隔离深槽填充多晶5，穿透深槽扩散区6，穿透深槽填充多晶7，介质层8，隔离深槽金属接触扩散层9，穿透深槽金属接触扩散层10，金属层11。