[发明专利]晶体管及其制造方法有效
申请号: | 201010284792.1 | 申请日: | 2010-09-15 |
公开(公告)号: | CN102403226A | 公开(公告)日: | 2012-04-04 |
发明(设计)人: | 尹海洲;骆志炯;朱慧珑 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/30;H01L29/32;H01L29/78 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 李娜;王洪斌 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 晶体管 及其 制造 方法 | ||
1.一种晶体管的制造方法,该方法包括如下步骤:
在形成了栅极的半导体衬底上形成掩膜层,所述掩膜层覆盖所述栅极以及所述半导体衬底;
图形化该掩膜层,使得源区和漏区中每一个的至少一部分暴露;非晶化所述源区和漏区的暴露部分;
除去所述掩膜层;以及
对所述半导体衬底进行退火以在源区和漏区中的每一个的暴露部分形成位错。
2.根据权利要求1所述的方法,其中所述半导体衬底包括NMOS器件区和PMOS器件区,所述暴露部分仅位于NMOS器件区内。
3.根据权利要求1所述的方法,其中图形化所述掩膜层使得至少靠近所述栅极的所述源区和漏区的部分暴露。
4.根据权利要求1-3之一所述的方法,其中至少源区和漏区之一具有至少两个所述暴露部分,相邻的所述暴露部分之间形成有所述掩膜层。
5.根据权利要求4所述的方法,其中所述源区包含第一数量的暴露部分,所述漏区包含第二数量的暴露部分,所述第一数量不同于第二数量。
6.根据权利要求1-3之一所述的方法,其中所述掩膜层是光刻胶层或硬掩膜层。
7.根据权利要求1-3之一所述的方法,其中在对所述衬底进行退火之前除去所述掩膜层。
8.根据权利要求1-3之一所述的方法,其中所述位错对位于源区和漏区之间的沟道区施加拉应力,使得沟道区的电子迁移率增加。
9.根据权利要求1-3之一所述的方法,进一步包括在所述源区和漏区上方形成半导体层,以使得所述位错不暴露于自由表面。
10.根据权利要求1-3之一所述的方法,其中所述衬底是Si衬底、SiGe衬底、SiC衬底、GaAs衬底或GaN衬底。
11.根据权利要求1-3之一所述的方法,其中采用离子注入工艺执行所述非晶化,注入剂量为>5×1014cm-2。
12.根据权利要求11所述的方法,其中注入的离子为硅、锗、磷、硼或砷中的一种或其组合。
13.一种晶体管,包括:
半导体衬底;
形成在所述半导体衬底上的栅极电介质;
形成在所述栅极电介质上的栅极;
位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区,
其中至少所述源区和漏区之一包含至少两个位错。
14.根据权利要求13所述的晶体管,进一步包括位于所述源区和漏区上方的半导体层,该半导体层使得所述位错不暴露于自由表面。
15.根据权利要求13所述的晶体管,其中源区和漏区中每一个具有至少两组位错,且其中每组包含两个位错。
16.根据权利要求13所述的晶体管,其中源区包含第一数量的位错,漏区包含第二数量的位错,所述第一数量不同于第二数量。
17.根据权利要求13-15之一所述的晶体管,所述晶体管为NMOS晶体管。
18.根据权利要求16所述的晶体管,其中所述位错对所述沟道区施加拉应力,使得所述沟道区的电子迁移率增加。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造