[发明专利]晶体管及其制造方法

说明书

技术领域

本发明涉及半导体器件制造领域，尤其涉及晶体管及其制造方法。

背景技术

通常，集成电路包含形成在衬底上的NMOS(n型金属-氧化物-半导体)晶体管和PMOS(p型金属-氧化物-半导体)晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。

美国专利申请No.2010010381068105A公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。图9a-c示出了这种位错的形成。在图9a中，对已经形成了栅极电介质2和栅极3的半导体衬底1进行硅注入，从而形成非晶区域，如图中阴影部分所示。在图9b中，对该半导体衬底1进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，如图中箭头所示，从而形成了图9c所示的位错。

发明内容

本发明的目的是提供一种晶体管以及一种晶体管的制造方法。

本发明的制造晶体管的方法包括如下步骤：

在形成了栅极的半导体衬底上形成掩膜层，所述掩膜层覆盖所述栅极以及所述半导体衬底；

图形化该掩膜层，使得源区和漏区中每一个的至少一部分暴露；

非晶化所述源区和漏区的暴露部分；

除去所述掩膜层；以及

对所述半导体衬底进行退火以在源区和漏区中的每一个的暴露部分形成位错。

根据本发明的晶体管制造方法，通过在源区和漏区上方选择性地形成掩膜层，可以容易地控制位错形成的位置及数量。

本发明的应力增强型晶体管包括：

半导体衬底；

形成在所述半导体衬底上的栅极电介质；

形成在所述栅极电介质上的栅极；

位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，

其中至少所述源区和漏区之一包含至少两个位错。

根据本发明的晶体管由于在源/漏区具有更多的位错，因此作用在沟道区的拉应力得到增强，沟道区的电子迁移率也得以进一步增加。

附图说明

图1示出根据本发明的一个实施例的晶体管的横截面示意图。

图2示出了根据本发明示例性实施例制造晶体管的方法的第一步骤，其中在形成了栅极的半导体衬底上形成掩膜层。

图3示出了根据该示例性实施例的制造晶体管的方法的第二步骤，在该步骤中，图形化所形成的掩膜层。

图4a、4b及4c示出了图3所示的第二步骤的三种变型。

图5示出了根据该示例性实施例的制造晶体管的方法的第三步骤，在该步骤中，非晶化源区和漏区的暴露部分。

图6示出了根据该示例性实施例的制造晶体管的方法的第四步骤，在该步骤中，除去掩膜层。

图7示出了根据该示例性实施例的制造晶体管的方法的第五步骤，在该步骤中进行退火从而在源区和漏区中形成位错。

图8a、图8b及图8c分别示出了当采用图4a、4b及4c的步骤时在源区和漏区中所形成的位错。

图9a-c示出了现有技术中位错的形成。

具体实施方式

以下结合附图描述本发明的优选实施例。附图是示意性的并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。贯穿附图相同的附图标记表示相同或相似的部件。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。