[发明专利]双大马士革结构中的沟槽刻蚀方法

说明书

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种双大马士革结构中的沟槽刻蚀方法。 

背景技术

随着集成电路制造技术的不断发展，半导体芯片的特征线宽不断缩小；同时，随着芯片内的晶体管数不断增加，功能越来越强，芯片的金属连线在越来越细的同时，层次越来越多。这就使得由连线电阻和连线间介质层电容产生的RC延迟对芯片速度的影响越来越大，甚至超过了决定晶体管本身速度的栅延迟。因此设法减少连线电阻及降低连线间电容，已成为进一步提高芯片速度的关键。 

为了解决电阻-电容延迟(RC delay)的问题，业内采取的措施是：(1)使用符合IC工艺的低介电材料(介电常数为0.2至0.4)，使多重金属内连线之间的介电层的介电常数比硅更低，从而降低寄生电容；(2)采用铜取代铝作为半导体元件中互连线的导电材料，降低电阻；与铝相比，铜的电阻系数小，熔点高，抗电致迁移能力强，且能承载更高的电流密度，并且由于铜可以做得更细，因此采用铜制程还可以降低电容和功耗，同时可以提高元件的封装密度。 

由于铜难以被刻蚀，因此传统上用于形成铝金属布线的刻蚀技术对于铜来说是不适用的。为此，一种新的被称为双大马士革(Dual Damascene)结构的布线方式被开发出来。 

所谓双大马士革结构的布线方式是指：先在介质层中开出沟槽和通孔，然后通过电镀或化学镀铜在沟槽和通孔中淀积铜，再利用化学机械抛光(CMP)将过填的铜磨去。双大马士革结构的形成方式分为两种：一种是先形成通孔再形成沟槽(Via First)，另一种是先形成沟槽再形成通孔(Trench First)。在这两种方式中，Via First技术被广泛采用。 

请参考图1A至图1C，图1A至图1C为双大马士革结构示意图，通常来说，根据电路的需要，双大马士革结构分为两种情况：一种情况是一个沟槽101与一个通孔102相连，所述沟槽101与所述通孔102都形成于低介电常数的介质层103中，如图1A所示；另一种情况是一个沟槽101与两个及两个以上的通孔102相连，所述沟槽101与所述通孔102都形成于低介电常数的介质层103中，且所述通孔102之间通过所述低介电常数的介质层103隔离，隔离所述通孔102的第一介质层习惯上称为通孔绝缘层，如图1B所示(图1B中仅示意两个通孔)。其中，第二种情况的双大马士革结构在半导体集成电路中非常普遍，并且对第二种情况的双大马士革结构来说，为了使电路能通过电迁移(electro migration)测试，两通孔之间的通孔绝缘层的拐角需形成圆形拐角(如图1C中圆圈标识部分所示)，防止拐角处的电流密度过大而导致相邻区域产生电迁移(electro migration)。 

传统的Via First技术制备双大马士革结构的方法包括如下流程： 

(1)形成通孔；请参考图2A至图2C，图2A至图2C为现有的双大马士革结构中通孔刻蚀的各步骤对应的器件剖面结构示意图，如图2A至图2C所示，形成通孔具体又包括如下步骤： 

提供半导体衬底201，其中，所述半导体衬底201上已制备所需的半导体器件以及下层金属层；具体地，所述下层金属层包括层间介质层(ILD，Inter Layer Dielectric)202以及位于所述层间介质层202中的下层金属203； 

在所述下层金属层上依次沉积刻蚀阻挡层(Etch Stop Layer)204、第一介质层205、硬掩膜层(Hard Mask)206、底部抗反射层(BARC，Bottom Anti Reflective Coating)207、第二介质层208、顶部抗反射层(ARC，Anti Reflective Coating)209以及光阻210，如图2A所示； 

将所述光阻210图形化，定义通孔图形； 

以所述被图形化的光阻210为掩膜，进行通孔刻蚀，直至刻蚀至所述刻蚀阻挡层204时停止刻蚀，形成通孔211，如图2B所示； 

去除所述光阻210、顶部抗反射层209、第二介质层208以及底部抗反射层207，如图2C所示； 

(2)形成沟槽；请参考图3以及图4A至图4D，其中，图3为现有的双大 马士革结构中沟槽刻蚀的步骤流程图，图4A至图4D为现有的双大马士革结构中沟槽刻蚀的各步骤对应的器件剖面结构示意图，如图3以及图4A至图4D所示，形成沟槽具体又包括如下步骤： 

S101、在所述通孔211内沉积底部抗反射层207，所述底部抗反射层207填满所述通孔211，并覆盖所述硬掩膜层206；