[发明专利]半导体结构与在鳍状装置之鳍状结构之间形成隔离的方法

说明书

技术领域

本发明大致关于半导体结构与用于制造半导体结构的方法，且尤系关于用于制造具有浅沟槽隔离(shallow trench isolation，STI)之块体鳍状场效电晶体(FinFET)装置的方法

背景技术

相较于传统的平面金属氧化半导体场效电晶体(MOSFET)(其利用习知的微影制造方法制造)，非平面FET(场效电晶体)包含有各种垂直电晶体结构，并且典型包含二个或多个平行形成的闸极结构。一种此种半导体结构为「FinFET」，其名称取自用以形成个别的闸极通道的多个薄硅「鳍片」，且典型宽度为数十奈米等级。

尤其，参照例示的先前技术中如图1所示具有FinFET组构的非平面MOS电晶体，FinFET装置10通常包含两个或多个平行的硅鳍状结构(或简称为「鳍片」)12。然而，应了解到FinFET装置可包含只有一个硅鳍状结构

鳍片是在共同的源极电极与共同的汲极电极之间延伸(图1中未图示)。导电闸极结构16「包覆(wrap around)」在两个鳍片的三侧面上，并且以标准的闸极绝缘体层18与鳍片分隔。鳍片可适当地掺杂以产生想要的、如技术领域中已知的FET极性，使得闸极通道是形成在相邻于闸极绝缘体18之鳍片的附近表面。

鳍状结构(以及FinFET装置)可形成在半导体基板上。半导体基板可为块体硅晶圆(鳍状结构系从该块体硅晶圆形成)，或可包括设置在支撑基板上的绝缘体上覆硅(SOI)。SOI晶圆包括硅氧化层，以及覆于该硅氧化层上之含硅材料层。鳍状结构系从含硅材料层形成。鳍状结构典型为利用习知光微影或非等向性蚀刻(例如反应性离子蚀刻(RIE)等等)而形成。

鳍状结构之电性隔离是必须的，以求避免各种装置之间的机电干扰(electromechanical interference；EMI)及/或寄生泄漏路径(parasitic leakage path)。在块体硅晶圆上隔离鳍状结构特别麻烦，因为在鳍状结构之间之块体硅晶圆的硅会形成导通路径。浅沟槽隔离(STI)是一种用以电性隔离电晶体或电性装置的技术。在电晶体形成之前，典型的STI在半导体装置制造期间系提早产生。习知的STI制程包含经由非等向性蚀刻(例如反应性离子蚀刻)而在半导体基板内产生隔离沟槽，以及利用化学气相沉积(chemical vapor deposition；CVD)制程沉积一个或多个介电填充材料(例如硅氧化物)用以填充隔离沟槽。然后，所沉积的介电材料可藉由化学机械研磨(Chemical-Mechanical Polishing；CMP)制程平坦化，该化学机械研磨制程移除多余的介电质并产生平面的STI结构，在FinFET装置中，此经过平面化的氧化物接着需要被回蚀(etch back)，以在鳍状结构之间形成5nm至20nm均匀厚的氧化物隔离，以及曝露鳍状垂直侧璧用于进一步的处理。此习知技术系难以控制，通常会造成介电层的厚度改变。此外，必须沉积比所需还多之用以提供隔离的介电层填充材料，以求允许回蚀(平面化)。

此外，在各个鳍状结构之间的曝露半导体基板上的隔离区域(下文称「隔离沟槽」)具有高的深宽比(aspect ratio)。深宽比是开口的深度与其宽度的比率。高深宽比隔离沟槽之填充是困难的。即使先进的氧化物化学气相沉积(CVD)制程，例如先进的高密度电浆(HDP)或臭氧为基础的TEOS(四乙基硅氧烷)制程，也不能可靠地填充这些高深宽比的隔离沟槽。这对于控制及产生FinFET装置里的电性隔离会造成问题。

此外，块体硅晶圆缺乏能够终止鳍片之蚀刻的蚀刻停止层。没有此蚀刻停止层，蚀刻深度的变化率会造成鳍片高度的变化率。因为FinFET装置之电流传导量与鳍片之高度成比例，所以将鳍片高度变化率最小化很重要。

因此，希望提供用于在FinFET装置之鳍状结构之间形成隔离的方法。此外，希望提供可控制在鳍状结构之间之高深宽比隔离沟槽的填充的方法，具有较少制程步骤、较少介电填充材料以及导致块体FinFET较少鳍片高度变化率。再者，透过本发明之后续的实施方式及所附申请专利范围，并配合随附图式与此先前技术，本发明之其它期望的特征与特性将变得显而易见。

发明内容