[发明专利]高速低功耗串行通信数据接收接口架构

说明书

技术领域

本发明涉及一种集成电路设计实现，特别涉及一种高速低功耗串行通信数据接收接口架构。

背景技术

随着现代数字通信技术的飞速发展，速率在5Gbit/s以上的互联技术正得到越来越广泛的应用，如通信系统高速背板、通信系统背板间互联、局域网、通信设备间甚短距离光互联（VSR）、SATA高速传输标准、Express PCI2.0以及USB3.0协议等。这些互联方式往往需要高速、低功耗、廉价的集成电路支持，以达到较高的性能价格比。

上述高速数字通信系统一般采用串行方式传输数据，但是并不提供专门的时钟通道，而必须从数据信号中提取出时钟信号，使其与内容数据分离。在光纤通信系统、SATA高速传输系统、Express PCI 2.0以及USB 3.0系统中具有类似的情况。

由于高速数据接收要求响应时间快速，在如图1所示的现有高速数据接收架构中，通常使用数据传输速率频率上没有相应的频谱分量、且非归零编码（NRZI）的数据信号作为输入数据。但是该种架构中，恢复时钟的抖动较大，系统要据此获取稳定的数据必须经过多路过采样，以及仲裁电路的进行逻辑判断处理。

具体地，由锁相环（PLL）产生接收架构中各模块所需的系统时钟信号；再通过延迟锁相环（DLL）产生其等延时相位的多路过采样时钟，并输出至多路过采样电路。

多路过采样电路主要解决时钟与输入数据的抖动问题。一般使用四路或八路过采样，使得其接收器能够从输入数据中正确地进行数据提取。通常，针对每一路过采样时钟，接收器从输入数据中提出一组数据，并输送到一个单独的时钟域中；再把所有提取到的多路数据，分别送到FIFO存储器等待进一步的处理。

仲裁电路根据多路过采样电路所产生的多路数据输出，判断其中之一为对应系统时钟的正确数据，并将该同步数据通过数据接口向外部输出。

上述现有高速数据接收架构中，系统结构复杂；采用高速时钟处理整个过采样电路时，使用的过采样路数越多，电路所消耗的能量就越多；专用集成电路（ASIC）实现所占的芯片面积越大，成本越高。这与现代数字通信的高速、低功耗、廉价的要求不相符。

例如使用如此架构实现的通用USB2.0物理层（PHY），在高速工作时会消耗约60mA的电流，对于一般应用问题不大，但对如集成图像感应器CIS来说是一个巨大的热源，它将严重影响图像感应器俘获的图像质量。

发明内容

本发明的目的是提供一种高速低功耗串行通信数据接收接口架构，能够将接收数据与系统时钟完全同步，在专用集成电路ASIC的实现面积相近的情况下，降低高速数据恢复系统的功耗，并减少ASIC后端涉及时序收敛的难度。

为了达到上述目的，本发明的技术方案是提供一种高速低功耗串行通信数据接收接口架构，包含单路采样模块，分别与所述单路采样模块连接的时钟数据恢复模块、多时钟自动同步处理模块；

所述时钟数据恢复模块接收输入数据，将其中的内容数据和时钟频率信号CLK分离开来，并分别输出至所述单路采样模块；

所述单路采样模块根据时钟频率信号CLK对内容数据进行预采样处理，并将预采样数据输出至多时钟自动同步处理模块进行同步处理；

所述单路采样模块还根据所述多时钟自动同步处理模块反馈的一路调整时钟CLK1，对所述内容数据进行精确采样。

所述高速低功耗串行通信数据接收接口架构，还包含与所述输入数据及外部的输入时钟分别连接的锁相环；

所述锁相环通过锁定相位，实现所述输入时钟的倍频，得到与所述输入数据同步的、具有系统最高频率的系统时钟；

所述系统时钟分别输出至所述时钟数据恢复模块、单路采样模块和多时钟自动处理模块。

所述时钟数据恢复模块是根据所述系统时钟，来分离所述输入数据，得到其中的内容数据和时钟频率信号CLK；

所述时钟频率信号CLK具有与所述锁相环输出的系统时钟相同的系统最高频率。

所述高速低功耗串行通信数据接收接口架构，还包含与所述多时钟自动同步处理模块连接的数据接口模块；

所述多时钟自动同步处理模块根据所述预采样数据和系统时钟进行同步处理，得到反馈至单路采样模块的所述调整时钟CLK1，还得到一路目标时钟CLK2输出至所述数据接口模块。

所述多时钟自动同步处理模块分别输出的所述调整时钟CLK1与目标时钟CLK2是所述系统时钟的低速分频信号。