[发明专利]一种数字可变增益放大器

权利要求书

1.一种数字可变增益放大器，其特征在于：所述放大器包括差分输入级跨导控制 网络、MOS晶体管二级管正/负反馈控制网络和输出负载级三部分：

所述差分输入级跨导控制网络包括偏置电流源Iref，第一PMOS晶体管(MP1)、第 二PMOS晶体管(MP2)、第三PMOS晶体管(MP3)、第四PMOS晶体管(MP4)、第五PMOS 晶体管(MP5)、第六PMOS晶体管(MP6)、第七PMOS晶体管(MP7)和第八PMOS晶体管 (MP8)；

所述MOS晶体管二级管正/负反馈控制网络包括第一NMOS晶体管(MN1)、第二NMOS 晶体管(MN2)、第三NMOS晶体管(MN3)、第四NMOS晶体管(MN4)、第五NMOS晶体管 (MN5)和第六NMOS晶体管(MN6)；

所述输出负载级包括第七NMOS晶体管(MN7)、第八NMOS晶体管(MN8)、第九NMOS 晶体管(MN9)、第十NMOS晶体管(MN10)、第九PMOS晶体管(MP9)、第十PMOS晶体管 (MP10)；

所述差分输入级跨导控制网络中，偏置电流源Iref连接第一PMOS晶体管(MP1) 的漏极和栅极，第一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的栅极相连接，第 一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的源极接电源(VDD)；第三PMOS晶 体管(MP3)、第五PMOS晶体管(MP5)和第七PMOS晶体管(MP7)的栅极接输入信号 的正级(Vin+)，这三个PMOS管的源极接在一起，并与第二PMOS晶体管(MP2)的漏极 相连，它们的衬底都与各自的源极相连；第四PMOS晶体管(MP4)、第六PMOS晶体管 (MP6)和第八PMOS晶体管(MP8)的栅极接输入信号的负级(Vin-)，这三个PMOS管 的源极接在一起，并与第二PMOS晶体管(MP2)的漏极相连，它们的衬底都与各自的源 极相连；第一NMOS晶体管(MN1)的栅极与漏极相连，形成二极管连接方式，其源极接 地(GND)，漏极与第三PMOS晶体管(MP3)的漏极相连，同时漏极通过MOS开关a2+与 第五PMOS晶体管(MP5)的漏极相连，通过MOS开关a2-与第六PMOS晶体管(MP6)的 漏极相连；第二NMOS晶体管(MN2)的栅极与漏极相连，形成二极管连接方式，源极接 地(GND)，漏极与第四PMOS晶体管(MP4)的漏极相连，同时漏极通过MOS开关a2+与 第六PMOS晶体管(MP6)的漏极相连，通过MOS开关a2-与第五PMOS晶体管(MP5)的 漏极相连；第三NMOS晶体管(MN3)的栅极与第一NMOS晶体管(MN1)的栅极相连，其 漏极通过一个MOS开关a1+与第一NMOS晶体管(MN1)的栅极相连，其漏极通过另外一 个开关a1-与第二NMOS晶体管(MN2)的栅极相连；第四NMOS晶体管(MN4)的栅极与 第二NMOS晶体管(MN2)的栅极相连，其漏极通过一个MOS开关a1+与第二NMOS晶体管 (MN2)的栅极相连，其漏极通过另外一个开关a1-与第一NMOS晶体管(MN1)的栅极相 连；第五NMOS晶体管(MN5)的源极接地，栅极通过一个MOS开关a3与自己的漏极相 连，其栅极通过另外一个MOS开关a3与第七PMOS晶体管(MP7)的漏极相连；第六NMOS 晶体管(MN6)的源极接地，栅极通过一个MOS开关a3与自己的漏极相连，其栅极通过 另外一个MOS开关a3与第八PMOS晶体管(MP8)的漏极相连；第七NMOS晶体管(MN7) 的栅极与第一NMOS晶体管(MN1)的栅极相连，其漏极与第九NMOS晶体管(MN9)的源 极相连；第八NMOS晶体管(MN8)的栅极与第二NMOS晶体管(MN2)的栅极相连，其漏 极与第十NMOS晶体管(MN10)的源极相连；第九NMOS晶体管(MN9)的栅极接固定的 偏置电压(Vb)，其漏极作为输出级正端(Vout+)与第九PMOS晶体管(MP9)的栅极相 连；第十NMOS晶体管(MN10)的栅极接固定的偏置电压(Vb)，其漏极作为输出级负端 (Vout-)与第十PMOS晶体管(MP10)的栅极相连；第九PMOS晶体管(MP9)的栅极与 其漏极相连，形成二极管负载连接；第十PMOS晶体管(MP10)的栅极与其漏极相连， 形成二极管负载连接；十二个MOS开关都由MOS管构成。

2.根据权利要求1所述的一种数字可变增益放大器，其特征在于：第七NMOS晶体 管(MN7)的栅极与第一NMOS晶体管(MN1)的栅极相连，第八NMOS晶体管(MN8)的栅 极与第二NMOS晶体管(MN2)的栅极相连；第九NMOS晶体管(MN9)的栅极接固定的偏 置电压(Vb)，与第七NMOS晶体管(MN7)组成共源共栅结构；第十NMOS晶体管(MN10) 的栅极接固定的偏置电压(Vb)与第八NMOS晶体管(MN6)组成共源共栅结构；第九PMOS 晶体管(MP9)的栅极与漏极相连，源极接电源(VDD)，形成二极管连接的输出负载， 其栅极、漏极作为差分输出信号的正端；第十PMOS晶体管(MP10)的栅极与漏极相连， 源极接电源(VDD)，形成二极管连接的输出负载，其栅极、漏极作为差分输出信号的负 端。