[发明专利]半导体存储器件及其数据读取方法

说明书

技术领域

实施例涉及半导体存储器件及其数据读取方法。

背景技术

半导体存储器件是能够存储数据并且如果必要的话通过读取存储的数据来检索目标数据的存储器件。半导体存储器件可以分类为随机存取存储器(RAM)和只读存储器(ROM)。RAM是在电源中断时丢失所存储的数据的易失性存储器，而ROM是即便在电源中断时也保持所存储的数据的非易失性存储器。RAM包括动态RAM(DRAM)和静态RAM(SRAM)。ROM包括可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)和闪存。在DRAM中，存储单元阵列连接至位线BL以及具有位线BL的反相信号的互补位线BLB(BL否)。

发明内容

实施例的特征在于提供一种对位线对上的电压差进行感应和放大的半导体存储器件及其数据读取方法。

上述和其他特征及优点中至少之一可以通过提供一种半导体存储器件来实现，该半导体存储器件包括：第一位线对，由第一均衡器电路均衡至第一电压电平；第二位线对，由第二均衡器电路均衡至第二电压电平；隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及感应放大器，电连接至第二位线对，该感应放大器被配置为感应第二位线对的电压差。在感应放大器感应第二位线对的电压差时，隔离电路可以隔离第一位线对和第二位线对之间的连接之一。

在感应放大器感应第二位线对的电压差之前，隔离电路可以将第一位线对电连接至第二位线对。

隔离电路可以包括：第一电路单元，耦合至第一位线对，该第一电路单元被配置为对第一位线对和第二位线对进行电连接或隔离；以及第二电路单元，耦合至第二位线对，该第二电路单元被配置为对第一位线对和第二位线对进行电连接或隔离。在感应放大器感应第二位线对的电压差之前，第一电路单元和第二电路单元可以将第一位线对电连接至第二位线对。

当感应放大器感应第二位线对的电压差时，第二电路单元可以隔离第一位线对和第二位线对的连接之一。

第一电路单元可以包括：第一晶体管，耦合至第一位线对的主位线，该第一晶体管被配置为响应于预感应信号形成电流路径；以及第二晶体管，耦合至第一位线对的参考位线，该第二晶体管被配置为响应于预感应信号形成电流路径。

第二电路单元可以包括：第三晶体管，耦合至第二位线对的主位线，该第三晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及第四晶体管，耦合至第二位线对的参考位线，该第四晶体管被配置为响应于第二位线对的主位线处的电压形成电流路径。

当感应放大器感应第二位线对的电压差时，第一位线对和第二位线对的连接位线可以具有地电压电平。

隔离电路可以进一步包括：第三电路单元，连接至第一位线对，该第三电路单元被配置为向第一位线对提供第二电压电平。

在恢复操作期间，第三电路单元可以向第一位线对中被第二电路单元隔离的位线提供第二电压电平。

第三电路单元可以包括：第五晶体管，耦合在第一位线对的主位线和节点之间，该第五晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；第六晶体管，耦合在第一位线对的参考位线和该节点之间，该第六晶体管被配置为响应于第二位线对的主位线处的电压形成电流路径；以及第七晶体管，连接至该节点，并被配置为向第一位线对的主位线或第一位线对的参考位线提供第二电压电平。

上述和其他特征及优点中至少之一还可以通过提供一种感应和均衡电路来实现，该感应和均衡电路被配置为感应位线对的电压差以读出数据，该感应和均衡电路包括：第一位线对，由第一均衡器电路均衡至第一电压电平；第二位线对，由第二均衡器电路均衡至第二电压电平；隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及感应放大器，电连接至第二位线，该感应放大器被配置为感应第二位线对的电压差。隔离电路可以包括：第一晶体管，耦合在第一位线对的主位线和第一节点之间，该第一晶体管被配置为响应于预感应信号形成电流路径；第二晶体管，耦合在第一位线对的参考位线和第二节点之间，该第二晶体管被配置互为响应于预感应形成电流路径；第三晶体管，耦合在第二位线对的主位线和第一节点之间，该第三晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及第四晶体管，耦合在第二位线对的参考位线和第二节点之间，该第四晶体管被配置为响应于第一位线对的主位线处的电压形成电流路径。