[发明专利]晶体管的制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物晶体管(CMOS)的制作方法。

背景技术

应变记忆技术(Stress Memorization Technique，简称SMT)以及应力刻蚀阻挡层技术(Stressd-CESL，contact etch stop layer)是现有的提高晶体管载流子迁移率的两种技术。通过上述两种技术，在晶体管的沟道区形成稳定应力，提高沟道中的载流子迁移率。所述应力平行于沟道长度方向，可以为延伸应力或压缩应力。通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而压缩应力使得沟道区域内的原子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶体管。

请参考图1～图3，为现有技术的晶体管的制作方法剖面结构示意图。

首先，参考图1，提供半导体衬底10，所述半导体衬底10上形成有NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS晶体管之间具有隔离结构11。所述NMOS晶体管包括P阱(未示出)、形成于P阱内的NMOS晶体管源/漏区12、位于源/漏区12之间半导体衬底上的NMOS晶体管栅极13；所述PMOS晶体管包括：N阱(未示出)、形成于N阱内的PMOS晶体管的源/漏区14、位于源/漏区14之间的PMOS晶体管的栅极15。

然后，参考图2，在所述NMOS晶体管以及PMOS晶体管表面形成覆盖源/漏区12、栅极13以及半导体衬底10的应力层16，所述应力层16的材质可以为氮化硅。所述应力层16可以提供拉伸应力或压应力。假设所述应力层16提供拉伸应力，对NMOS晶体管产生有益影响。

然后，参考图3，使用掩膜层进行刻蚀，去除PMOS晶体管表面的应力层16，保留位于NMOS晶体管表面的应力层16。然后，进行退火，使得NMOS晶体管表面的应力层16诱发拉伸应力，所述拉伸应力保留在NMOS晶体管中，提高了NMOS晶体管沟道区载流子(即电子)的迁移率。在退火之后，通常进行刻蚀工艺去除位于NMOS晶体管的栅极13、源/漏区12以及半导体衬底10的应力层16。

在申请号为200710046315.X的中国专利申请中可以发现更多关于现有的MOS晶体管的制作方法。

但是，在实际中发现，利用现有的方法形成的晶体管的源/漏区电阻偏大，使得晶体管的功耗大，影响器件的性能。

发明内容

本发明解决的问题是提供了一种MOS晶体管的制作方法，所述方法降低了晶体管的源/漏区电阻，减小了晶体管的功耗，改善了晶体管的性能。

为解决上述问题，本发明提供一种晶体管的制作方法，包括：

提供半导体衬底，所述半导体衬底上形成有晶体管的栅极，所述栅极下方的半导体衬底形成沟道区；

对所述栅极进行第一离子注入，在栅极内形成离子掺杂区；

形成覆盖所述栅极和半导体衬底的应力层；

进行退火，在所述沟道区内形成平行于沟道长度方向的应力；

进行刻蚀工艺，去除所述栅极和半导体衬底上的应力层；

在所述栅极两侧形成侧墙；

以所述侧墙为掩膜，进行离子注入，形成晶体管的源/漏区。

可选地，在栅极两侧形成侧墙前，还包括以栅极为掩膜，进行离子注入，形成晶体管的轻掺杂源/漏区。

可选地，所述第一离子注入的离子为锑离子，剂量范围为1E14～1E16cm^-2，能量范围为10～500KeV。

可选地，所述第一离子注入的离子为锗离子，剂量范围为1E14～1E16cm^-2，能量范围为10～500KeV。

可选地，所述第一离子注入的离子为碳离子，剂量范围为1E14～1E16cm^-2，能量范围为10～500KeV。

可选地，所述第一离子注入的离子为硅离子，剂量范围为1E14～1E16cm^-2，能量范围为10～500KeV。

可选地，所述退火为快速热退火，退火时间为1～300秒，退火温度为800～1100摄氏度。

可选地，所述应力层的材质为氮化硅。

可选地，所述应力层的厚度为10～100纳米。

可选地，所述晶体管为NMOS晶体管，所述应力为拉伸应力。

可选地，所述晶体管为PMOS晶体管，所述应力为压缩应力。

与现有技术相比，本发明具有以下优点：