[发明专利]一种视频同步像素时钟产生电路

说明书

技术领域

本发明涉及视频的一种同步像素时钟产生电路，特别是涉及到一种基于从外部输入的视频信号而在内部产生与之适应的像素时钟的技术，本发明可用于标准视频源及VCR等非标准视频源。

背景技术

在视频信号中有NTSC、PAL等制式，50Hz或60Hz等场频，不同规格的理想标准视频信号，如图1所示，主要由行消隐期间的“前肩”、“同步头”、“后肩”、“上升/下降沿”及有效视频信号组成，其行同步头表征了每行视频信号的起始位置，同时也代表了解码后的视频数据处于监视器每行扫描的最左端，一般情况下电路通过对锁相环路PLL进行简单的控制，重新生成跳动精度高的水平同步信号就能够按照由该规格所定义的方式，正确地显示控制。然而，通常送入解码器的视频信号，无论是由摄像头、DVD还是其他类型的视频信号源产生，即便是信号比较稳定，也与理想标准信号存在一定的偏差，也即行长度在一定范围内抖动。另外，对于对规格以外的非标准视频信号，如录像磁带等中所记录的模拟视频信号，由于磁带的常年劣化或记录装置和再生装置的不同等原因而不能以与记录时相同的条件进行再生，每帧总行数及行长度都可能发生剧烈变化，特别是在场消隐期间，其变化范围甚至高达±10%，由此通常会造成解码后的视频数据发生水平或垂直方向的抖动，使图像不能稳定有效的显示。

发明内容

鉴于上述问题，本发明的课题是产生视频内部同步像素时钟，以使即使输入的视频信号的品质稍微低也能被正常解码和显示。

为了解决上述课题讲说如下的方法。即，作为基于从外部输入的视频信号来生成内部同步像素时钟的电路，其具备：低通滤波，滤除1MHz以上的高频信息，之后通过切割电平slice_level后得到视频输入信号的行消隐边沿信息hsync_rise，然后将这个边沿信息与内部自由运转的行标志href_rise进行鉴相，完成误差检测和误差滤波得到error值，结合误差初始值检测得到的dto_delta_ini，最后经与预定的理想DDS初始步长dto_ini进行相加得到DDS的实际工作步长dto。DDS实际工作步长dto经过DDS模块进行累加处理，得到6位的查找表输出，再通过6位DAC得到6.75MHz的正弦波信号，最后将该信号通过PLL进行2倍频或4倍频得到像素时钟13.5MHz以及芯片的工作时钟27MHz。

由此，在输入的视频信号的品质低且外部水平同步信号和内部水平同步信号的相位差比较大，或外部水平同步信号的频率从规定频率稳定地偏离的情况下，能够调整DDS步长来切换锁相环路PLL的输出频率，且能将自由运转的同步信号href_rise锁定在所期望的频率。由此，能够使低品质的视频信号像标准信号那样正常输出，不影响图像效果。

以上，基于本发明，能够生成内部同步像素时钟以使即使输入的视频信号的品质低也能跟标准信号一样正常被解码。由此，能够使低品质的视频信号和标准信号一样并显示。

附图说明

本发明将通过例子并参照附图的方式说明，其中：

图1是常规视频信号源的每行信息图；

图2是结合本发明的视频解码电路框图；

图3是用于本发明的视频信号特征信息图；

图4是本发明的具体实施框图；

图5是像素时钟调整的时序图；

图6是解码器内部主要模块的工作流程图；

图7是误差初始值检测的状态机流程图；

图8是行锁相误差检测模块功能框图；

图9是行锁相误差滤波模块功能框图；

图10是行锁相步长生成模块功能框图；

图11是行锁相DDS模块功能框图。

具体实施方式

下面结合附图以及实施例对本发明做进一步的说明。